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公开(公告)号：CN113053431A
公开(公告)日：2021-06-29
申请号：CN202110349616.X
申请日：2018-11-21
Applicant: 三星电子株式会社
Abstract: 公开了执行命令总线训练的装置和方法。执行命令总线训练(CBT)操作的动态随机存取存储器(DRAM)装置包括：时钟端子，接收时钟信号；数据时钟端子，接收数据时钟信号；第一数据端子，接收第一数据信号；多个命令/地址端子，在CBT操作期间接收CBT图案，CBT图案包括多个命令/地址信号；多个第二数据端子，在CBT操作期间与所述多个命令/地址信号一一对应；CBT控制逻辑，在数据时钟信号的上升沿和下降沿之一确定第一数据信号的逻辑电平，当确定第一数据信号的第一逻辑电平时进入CBT模式；在时钟信号的上升沿和下降沿之一确定CBT图案的逻辑电平，通过所述多个第二数据端子输出确定的CBT图案；当确第一数据信号的第二逻辑电平时退出CBT模式。
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公开(公告)号：CN107393576B
公开(公告)日：2020-10-23
申请号：CN201710324650.5
申请日：2017-05-10
Applicant: 三星电子株式会社
IPC: G11C7/04
Abstract: 一种阻抗校准电路，包括第一代码生成器、第一代码存储电路、第二代码生成器和第二代码存储电路。所述第一代码生成器生成上拉控制码，该上拉控制码是从比较目标输出高电平(VOH)电压与第一结点的第一电压所得的结果而获得的。当所述目标VOH电压变成与所述第一电压相同时，所述第一代码存储器电路存储所述上拉控制码。所述第二代码生成器生成下拉控制码，该下拉控制码是从比较所述VOH电压与第二结点的第二电压所得的结果而获得的。当所述目标VOH电压变成与所述第二电压相同时，所述第二存储电路存储所述下拉控制码。所述第一代码存储电路和所述第二代码存储电路分别存储上拉控制码和下拉控制码对。
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公开(公告)号：CN109285581A
公开(公告)日：2019-01-29
申请号：CN201810809422.1
申请日：2018-07-20
Applicant: 三星电子株式会社
IPC: G11C16/12
Abstract: 一种存储器件，具有多个电源轨，包括：第一电源轨，用于传递高电源电压，第二电源轨，用于传递低电源电压，第三电源轨，用于经过第一动态电压和频率调整(DVFS)开关来从第一电源轨接收高电源电压并且用于经过第二DVFS开关来从第二电源轨选择性地接收低电源电压，第四电源轨，连接到第一电源门控(PG)开关，用来从第三电源轨选择性地接收高电源电压或低电源电压，第一电路块，连接到第四电源轨以接收应用了DVFS和PG的电源电压。当应用了电源门控时，阻断第四电源轨的电源电压的供应。
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公开(公告)号：CN103366801B
公开(公告)日：2017-09-01
申请号：CN201310110042.6
申请日：2013-03-29
Applicant: 三星电子株式会社
Inventor： 吴台荣
IPC: G11C11/413
CPC classification number: G06F3/0659 , G06F3/0689 , G06F13/1626 , G06F13/1642 , Y02D10/14
Abstract: 提供了一种存储器装置及其操作方法。所述存储器装置包括控制逻辑和存储器单元阵列。控制逻辑被配置为接收包括多个命令、多个地址、以及优先级信息的输入信息，并且根据优先级信息来变化输入信息的接收命令的执行顺序。存储器单元阵列被配置为包括多个存储器单元，并且所述存储器装置被配置为基于变化的执行顺序来在一个或者多个存储器单元上执行操作。
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Patent Agency Ranking
公开(公告)号：CN102290404A
公开(公告)日：2011-12-21
申请号：CN201110155667.5
申请日：2011-06-10
Applicant: 三星电子株式会社
IPC: H01L25/065 , H01L23/48 , H01L21/98 , G06K19/077
CPC classification number: H01L25/0657 , H01L24/16 , H01L24/94 , H01L25/50 , H01L2224/0557 , H01L2224/06131 , H01L2224/06135 , H01L2225/06541 , H01L2924/00014 , H01L2924/0002 , H01L2924/01004 , H01L2924/01006 , H01L2924/01033 , H01L2924/01047 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/15311 , H01L2924/30105 , H01L2224/05552
Abstract: 一种半导体芯片封装，包括基板、放置在基板上的第一层以及放置在第一层上并基本上类似于第一层的第二层。第一层具有第一输入/输出(I/O)电路、延伸通过第一载体主体并连接至第一输入/输出(I/O)电路的第一贯穿过孔以及与第一I/O电路不连接的第二贯穿过孔。第二层包括第二I/O电路、连接至第二I/O电路的第三贯穿过孔以及延与第二I/O电路不连接的第四贯穿过孔。第一贯穿过孔连接至第四贯穿过孔，并且第二贯穿过孔连接至第三贯穿过孔。可以通过堆叠层，改变第二层相对于第一层的取向以确保第一贯穿过孔连接至第四贯穿过孔，并且第二贯穿过孔连接至第三贯穿过孔，来制造封装。
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公开(公告)号：CN110473870B
公开(公告)日：2025-02-11
申请号：CN201910183620.6
申请日：2019-03-12
Applicant: 三星电子株式会社
Abstract: 本公开提供了一种半导体存储器装置以及一种操作半导体存储器装置的方法。所述半导体存储器装置包括存储器单元阵列和地址解码器。存储器单元阵列包括多个存储器块，所述多个存储器块中的每一个包括结合至字线和位线的多个动态存储器单元，所述多个存储器块中的每一个通过行地址的行块等同比特被划分为多个行块，并且行块中的每一个包括在第一方向上排列的多个子阵列块。地址解码器基于通过写命令或读命令接收的列地址改变存储或输出数据的存储器单元的物理行地址。
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公开(公告)号：CN118800302A
公开(公告)日：2024-10-18
申请号：CN202410444600.0
申请日：2024-04-12
Applicant: 三星电子株式会社
Abstract: 本发明提供一种存储器模块的动作方法、存储器模块以及包含该存储器模块的存储装置。在本发明的存储器模块的动作方法中，所述存储器模块与存储器控制器进行通信，所述存储器模块的动作方法包含：将针对所述存储器模块包含的多个存储器装置各自的固有ID临时存储到所述多个存储器装置各自的步骤；在所述多个存储器装置中选择目标存储器装置的步骤；以及将与所述目标存储器装置对应的固有ID永久地编程到所述目标存储器装置的步骤。
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公开(公告)号：CN118571280A
公开(公告)日：2024-08-30
申请号：CN202311471570.4
申请日：2023-11-07
Applicant: 三星电子株式会社
Abstract: 提供了存储器件、存储器控制装置和存储器件的操作方法。该存储器件包括：多个命令和地址(CA)采样器，其被配置为基于休眠模式的退出经由CA总线接收具有预定样式的命令作为多个第一CA信号，其中，所述多个CA采样器中的每一者还被配置为对多个第一CA信号之中的对应的第一CA信号进行采样；以及命令译码器，其被配置为检查由多个CA采样器采样的多个第一CA信号中的奇偶校验错误。
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公开(公告)号：CN118262778A
公开(公告)日：2024-06-28
申请号：CN202311533676.2
申请日：2023-11-16
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种半导体存储器设备包括存储器单元阵列和列存取电路。存储器单元阵列包括多个子阵列块，并且多个子阵列块中的每一个包括易失性存储器单元。列存取电路：接收多个数据单元，多个数据单元中的每一个包括比率为k:1的正常数据和元数据，元数据与管理正常数据相关联；将与向位线传送数据单元相关联的p条列选择线以k:1的比率分配给数据单元中的多个正常数据和多个元数据；并且将多个正常数据当中的第一正常数据的子单元和第一元数据的子单元分别存储在多个子阵列块中的第一子阵列块的第一区域和第二区域中。
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