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公开(公告)号：CN107666110B
公开(公告)日：2019-11-01
申请号：CN201710633483.2
申请日：2017-07-28
Applicant: 三菱电机株式会社
Abstract: 本发明的目的在于，得到一种能够抑制对接界面处的电流集中而使可靠性提高的光半导体装置。在n型半导体衬底(1)之上设置有n型包层(2)。在n型包层(2)之上设置有半导体激光器的有源层(3)和波导的波导层(4)。有源层(3)的侧面与波导层(4)的侧面相对。在有源层(3)及波导层(4)之上设置有p型包层(5)。中间层(8)设置于有源层(3)的侧面与波导层(4)的侧面之间及n型包层(2)与波导层(4)之间，没有设置于有源层(3)之上，带隙比波导层(4)的带隙大。
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公开(公告)号：CN107666110A
公开(公告)日：2018-02-06
申请号：CN201710633483.2
申请日：2017-07-28
Applicant: 三菱电机株式会社
Abstract: 本发明的目的在于，得到一种能够抑制对接界面处的电流集中而使可靠性提高的光半导体装置。在n型半导体衬底(1)之上设置有n型包层(2)。在n型包层(2)之上设置有半导体激光器的有源层(3)和波导的波导层(4)。有源层(3)的侧面与波导层(4)的侧面相对。在有源层(3)及波导层(4)之上设置有p型包层(5)。中间层(8)设置于有源层(3)的侧面与波导层(4)的侧面之间及n型包层(2)与波导层(4)之间，没有设置于有源层(3)之上，带隙比波导层(4)的带隙大。
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公开(公告)号：CN107528215A
公开(公告)日：2017-12-29
申请号：CN201710457276.6
申请日：2017-06-16
Applicant: 三菱电机株式会社
IPC: H01S5/323
Abstract: 本发明的目的在于，提供能够无不良影响地抑制n连接的半导体元件的制造方法和通过该方法制造的半导体元件。具备下述工序：台面部形成工序，形成台面部，该台面部在衬底的上方具有p型层、该p型层的上方的有源层及该有源层的上方的n型层；电流限制部形成工序，形成电流限制部，该电流限制部在该台面部的左右具有p型电流阻挡层、该p型电流阻挡层的上方的n型电流阻挡层及该n型电流阻挡层的上方的i型或p型的电流阻挡层；以及p型化工序，对该i型或p型的电流阻挡层、该n型电流阻挡层的上侧的部分及该n型层的左右的部分进行p型杂质的气相扩散或固相扩散，使该n型电流阻挡层的上侧的部分和该n型层的左右的部分成为p型半导体。
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公开(公告)号：CN112154535B
公开(公告)日：2024-04-30
申请号：CN201880093229.0
申请日：2018-05-24
Applicant: 三菱电机株式会社
Inventor： 中井荣治
IPC: H01L21/223 , H01L21/22 , H01S5/042 , H01S5/343
Abstract: 一种III―V族化合物半导体装置(100)的制造方法，具备：第1工序，向设定为第1温度(T1)的反应炉(220)供给V族原料气体(250d)和杂质原料气体(250e)，在未掺杂的III―V族化合物半导体层中添加杂质；第2工序，停止上述杂质原料气体(250e)的供给，将上述反应炉(220)的温度升温至高于上述第1温度(T1)的第2温度(T2)，继续进行上述V族原料气体(250d)的供给。
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公开(公告)号：CN112913095A
公开(公告)日：2021-06-04
申请号：CN201880098782.3
申请日：2018-11-01
Applicant: 三菱电机株式会社
IPC: H01S5/227
Abstract: 本发明的光半导体装置具备：台面(200)，在第一导电型基板(10)的表面依次层叠有第一导电型包覆层(11)、活性层(20)、以及具有第二导电型的第二导电型第一包覆层(30)；埋入层(50)，以使台面(200)的顶部露出的方式将台面(200)的两侧埋入；以及第二导电型第二包覆层(31)，将埋入层(50)以及从埋入层(50)露出的台面(200)的顶部埋入，埋入层(50)包含掺杂有半绝缘性材料的层，以使第二导电型第一包覆层(30)的宽度随着朝向台面(200)的顶部而变窄的方式，第二导电型第一包覆层(30)与埋入层(50)的边界(33)倾斜。
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Patent Agency Ranking
公开(公告)号：CN112154535A
公开(公告)日：2020-12-29
申请号：CN201880093229.0
申请日：2018-05-24
Applicant: 三菱电机株式会社
Inventor： 中井荣治
IPC: H01L21/223 , H01L21/22 , H01S5/042 , H01S5/343
Abstract: 一种III―V族化合物半导体装置(100)的制造方法，具备：第1工序，向设定为第1温度(T1)的反应炉(220)供给V族原料气体(250d)和杂质原料气体(250e)，在未掺杂的III―V族化合物半导体层中添加杂质；第2工序，停止上述杂质原料气体(250e)的供给，将上述反应炉(220)的温度升温至高于上述第1温度(T1)的第2温度(T2)，继续进行上述V族原料气体(250d)的供给。
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公开(公告)号：CN117981188A
公开(公告)日：2024-05-03
申请号：CN202180102608.3
申请日：2021-09-28
Applicant: 三菱电机株式会社
Inventor： 中井荣治
IPC: H01S5/227
Abstract: 本发明具备：基板(12)；台面(14)，从下方起依次层叠有形成在基板(12)之上的第一包层(16)的至少一部分、活性层(18)以及第二包层(20)；电子势垒层(24)，在台面(14)的两侧面，以至少覆盖活性层(18)和第二包层(20)的侧面的方式形成，且相对于活性层(18)成为电子势垒；半绝缘性的高电阻埋入层(22)，在台面(14)的两侧，以埋入台面(14)和电子势垒层(24)的方式形成；以及接触层(28)，形成在第二包层(20)之上，形成于台面(14)的两侧的高电阻埋入层(22)分别为连续体，高电阻埋入层(22)的下表面与基板(12)或第一包层(16)接触。
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公开(公告)号：CN110603623B
公开(公告)日：2023-05-30
申请号：CN201780090509.1
申请日：2017-05-12
Applicant: 三菱电机株式会社
IPC: H01L21/223 , H01L21/205 , H01S5/343
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公开(公告)号：CN110603623A
公开(公告)日：2019-12-20
申请号：CN201780090509.1
申请日：2017-05-12
Applicant: 三菱电机株式会社
IPC: H01L21/223 , H01L21/205 , H01S5/343
Abstract: 在由无掺杂III-V族化合物半导体构成的下层(3)之上形成由无掺杂III-V族化合物半导体构成的上层(4、5)。通过使用了有机金属气相生长装置的气相扩散，一边供给杂质原料气体，一边向上层(4、5)添加杂质。停止杂质原料气体的供给或者降低供给量而继续进行气相扩散。
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公开(公告)号：CN107528215B
公开(公告)日：2019-11-08
申请号：CN201710457276.6
申请日：2017-06-16
Applicant: 三菱电机株式会社
IPC: H01S5/323
Abstract: 本发明的目的在于，提供能够无不良影响地抑制n连接的半导体元件的制造方法和通过该方法制造的半导体元件。具备下述工序：台面部形成工序，形成台面部，该台面部在衬底的上方具有p型层、该p型层的上方的有源层及该有源层的上方的n型层；电流限制部形成工序，形成电流限制部，该电流限制部在该台面部的左右具有p型电流阻挡层、该p型电流阻挡层的上方的n型电流阻挡层及该n型电流阻挡层的上方的i型或p型的电流阻挡层；以及p型化工序，对该i型或p型的电流阻挡层、该n型电流阻挡层的上侧的部分及该n型层的左右的部分进行p型杂质的气相扩散或固相扩散，使该n型电流阻挡层的上侧的部分和该n型层的左右的部分成为p型半导体。
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