电沉积电极结构、全彩化显示结构及其制备方法

    公开(公告)号:CN116417333A

    公开(公告)日:2023-07-11

    申请号:CN202111670157.1

    申请日:2021-12-31

    摘要: 本发明提供一种电沉积电极结构、全彩化显示结构及其制备方法,该制备方法包括以下步骤:形成包括多个第一电极块的第一电极层于绝缘基板上,形成第一绝缘层;形成包括多个第二电极块的第二电极层于第一绝缘层上,第一、第二电极块在水平方向上间隔排布;形成第二绝缘层;形成多个第一开口以显露第一电极块;形成第三电极块于第一开口中;形成多个第二开口以显露第二电极块;形成第四电极块于第二开口中。本发明将二维平面上制备的电极变为三维电极,利用电极之间的绝缘层来隔绝电极间相互影响,解决了二维平面电极容易短路的问题。由于两层电极的连线可以上下排布,节约了排布面积,使得像素间距进一步缩小,进而可以得到更高分辨率的色彩转换膜。

    偏振分束器及其形成方法

    公开(公告)号:CN111830627B

    公开(公告)日:2023-07-07

    申请号:CN201910328570.6

    申请日:2019-04-23

    摘要: 本发明涉及光学技术领域,尤其涉及一种偏振分束器及其形成方法。所述偏振分束器包括:衬底;位于所述衬底表面且均沿第一方向延伸的第一波导、狭缝波导和第二波导;所述第一波导、所述狭缝波导与所述第二波导在沿与所述第一方向垂直的第二方向上平行排列,且所述狭缝波导位于所述第一波导与所述第二波导之间;所述第一方向为光线的传播方向,所述第一方向与所述第二方向均为平行于所述衬底的方向;所述光线中的横磁偏振光能够自所述第一波导经所述狭缝波导耦合至所述第二波导。本发明实现了对光线中TM偏振模式与TE偏振模式的分离,在未来的偏振复用以及传感等方面有着诸多潜在的应用。

    半导体结构及其形成方法

    公开(公告)号:CN110828626B

    公开(公告)日:2021-02-26

    申请号:CN201810901040.1

    申请日:2018-08-09

    IPC分类号: H01L33/12 H01L33/34 H01L33/00

    摘要: 该发明涉及一种半导体结构及其形成方法,其中,所述半导体结构的形成方法包括以下步骤:提供一衬底;在所述衬底表面形成缓冲层;在所述缓冲层表面形成应变层,且所述应变层的厚度小于弛豫临界厚度;刻蚀所述缓冲层,形成支撑柱,使所述应变层悬空,将所述应变层的应力完全释放;在应力完全释放的所述应变层表面外延生长弛豫层,且所述弛豫层的材料与所述应变层的材料相同。所述半导体结构包括衬底;位于所述衬底表面的支撑柱;位于所述衬底上方,由所述支撑柱支撑的应变层,所述应变层的厚度小于弛豫临界厚度;位于所述应变层表面的弛豫层,所述弛豫层的材料与所述应变层的材料相同。

    单晶硅局域SOI衬底、光电器件及制备方法

    公开(公告)号:CN112242343A

    公开(公告)日:2021-01-19

    申请号:CN201910646559.4

    申请日:2019-07-17

    摘要: 本发明提供一种单晶硅局域SOI衬底、光电器件及制备方法,制备方法包括:1)在硅衬底上刻蚀出局域SOI区域槽;2)于局域SOI区域槽及硅衬底表面沉积介质层,并抛光形成平坦表面;3)沉积非晶硅层于硅衬底表面,并通过热退火固相外延工艺使非晶硅层重新结晶形成覆盖于硅衬底及介质层表面的单晶硅层,以形成单晶硅局域SOI衬底,于硅衬底及其上方的单晶硅层制备电学器件,于介质层上的单晶硅层上制备光学器件。采用本发明的方法可以在体硅衬底上形成局域SOI,从而实现光芯片与电芯片的单片集成。

    单晶硅局域SOI衬底、光电器件及制备方法

    公开(公告)号:CN112242342A

    公开(公告)日:2021-01-19

    申请号:CN201910645972.9

    申请日:2019-07-17

    摘要: 本发明提供一种单晶硅局域SOI衬底、光电器件及制备方法,制备方法包括:1)在硅衬底上刻蚀出局域SOI区域槽;2)于局域SOI区域槽及硅衬底表面沉积介质层,并抛光形成平坦表面,平坦表面停留在介质层表面,且在所述介质层中刻蚀出种子槽;3)沉积非晶硅层于种子槽及介质层表面,抛光形成平坦表面,并通过热退火固相外延工艺使非晶硅层重新结晶,形成单晶硅层,以形成所述单晶硅局域SOI衬底;4)于硅衬底及其上方的单晶硅层制备电学器件,于介质层上的单晶硅层上制备光学器件。采用本发明的方法可以在体硅衬底上形成局域SOI,从而实现光芯片与电芯片的单片集成。

    半导体结构及其形成方法
    10.
    发明公开

    公开(公告)号:CN110828626A

    公开(公告)日:2020-02-21

    申请号:CN201810901040.1

    申请日:2018-08-09

    IPC分类号: H01L33/12 H01L33/34 H01L33/00

    摘要: 该发明涉及一种半导体结构及其形成方法,其中,所述半导体结构的形成方法包括以下步骤:提供一衬底;在所述衬底表面形成缓冲层;在所述缓冲层表面形成应变层,且所述应变层的厚度小于弛豫临界厚度;刻蚀所述缓冲层,形成支撑柱,使所述应变层悬空,将所述应变层的应力完全释放;在应力完全释放的所述应变层表面外延生长弛豫层,且所述弛豫层的材料与所述应变层的材料相同。所述半导体结构包括衬底;位于所述衬底表面的支撑柱;位于所述衬底上方,由所述支撑柱支撑的应变层,所述应变层的厚度小于弛豫临界厚度;位于所述应变层表面的弛豫层,所述弛豫层的材料与所述应变层的材料相同。