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公开(公告)号：CN103543983B
公开(公告)日：2016-08-24
申请号：CN201210251206.2
申请日：2012-07-11
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
CPC分类号： G11C19/00 , G06F9/3001 , G06F9/30036 , G06F9/3004 , G06F9/3012 , G06F9/3887 , G06F9/3891 , G06F9/3893
摘要： 本发明的实施例公开了一种用于提高平衡吞吐量数据路径架构上的FIR操作性能的新颖数据访问方法。公开一种用于通过使用修改型平衡数据结构和访问架构来实现涉及到乘法累加(MAC)操作的数字信号处理操作的装置和方法。这一架构维持如下数据路径，该数据路径连接一个地址生成单元、一个寄存器文件和一个MAC执行单元。寄存器文件具有单独的寄存器的分级分组组织，该组织减少存储器未对准所引起的冒泡周期。这一架构使用并行执行并且可以每个周期实现两个或者更多个MAC操作。
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公开(公告)号：CN103543984B
公开(公告)日：2016-08-10
申请号：CN201210251241.4
申请日：2012-07-11
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
CPC分类号： G06F9/3004 , G06F9/30043 , G06F9/30112 , G06F9/30127 , G06F9/345 , G06F9/3824 , G06F9/3893
摘要： 本发明的实施例公开了一种用于特殊相关应用的修改型平衡吞吐量数据路径架构。给出用于修改型平衡吞吐量数据路径架构的装置和方法用于在计算机硬件中高效实施滤波、卷积和相关的数字信号处理算法，其中数据和系数缓冲器可以实施为滑动窗。这一架构使用复用器和从地址生成器单元到乘法累加执行单元的数据路径支路。通过在地址生成器到执行单元的数据路径与寄存器到执行单元的数据路径之间选择，可以克服未对准寻址对系数引起的不平衡吞吐量和乘法累加冒泡周期。修改型平衡吞吐量数据路径架构可以在实施数字信号处理算法时实现每个周期高乘法累加操作速率。
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公开(公告)号：CN103186502B
公开(公告)日：2016-08-10
申请号：CN201110461471.9
申请日：2011-12-30
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
IPC分类号： G06F15/167
CPC分类号： G06F12/0802 , G06F9/30098 , G06F9/3012 , G06F9/30141
摘要： 本发明涉及用于共享处理器过程上下文的寄存器堆组织。具体地，一种寄存器堆组织用于支持来自多个处理器或流水线的多个访问。这种共享寄存器堆被组织用于包括高性能(HP)内核和低功率(LP)内核的多个处理器设备。该共享寄存器堆包括耦合至独立HP和LP写和读端口的独立HP和LP存储单元。
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公开(公告)号：CN105589679B
公开(公告)日：2018-07-20
申请号：CN201510938098.X
申请日：2011-12-30
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
IPC分类号： G06F9/30
CPC分类号： G06F12/0802 , G06F9/30098 , G06F9/3012 , G06F9/30141
摘要： 本发明涉及用于共享处理器过程上下文的寄存器堆组织。具体地，一种寄存器堆组织用于支持来自多个处理器或流水线的多个访问。这种共享寄存器堆被组织用于包括高性能(HP)内核和低功率(LP)内核的多个处理器设备。该共享寄存器堆包括耦合至独立HP和LP写和读端口的独立HP和LP存储单元。
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公开(公告)号：CN105589679A
公开(公告)日：2016-05-18
申请号：CN201510938098.X
申请日：2011-12-30
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
IPC分类号： G06F9/30
CPC分类号： G06F12/0802 , G06F9/30098 , G06F9/3012 , G06F9/30141
摘要： 本发明涉及用于共享处理器过程上下文的寄存器堆组织。具体地，一种寄存器堆组织用于支持来自多个处理器或流水线的多个访问。这种共享寄存器堆被组织用于包括高性能(HP)内核和低功率(LP)内核的多个处理器设备。该共享寄存器堆包括耦合至独立HP和LP写和读端口的独立HP和LP存储单元。
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公开(公告)号：CN103543983A
公开(公告)日：2014-01-29
申请号：CN201210251206.2
申请日：2012-07-11
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
CPC分类号： G11C19/00 , G06F9/3001 , G06F9/30036 , G06F9/3004 , G06F9/3012 , G06F9/3887 , G06F9/3891 , G06F9/3893
摘要： 本发明的实施例公开了一种用于提高平衡吞吐量数据路径架构上的FIR操作性能的新颖数据访问方法。公开一种用于通过使用修改型平衡数据结构和访问架构来实现涉及到乘法累加(MAC)操作的数字信号处理操作的装置和方法。这一架构维持如下数据路径，该数据路径连接一个地址生成单元、一个寄存器文件和一个MAC执行单元。寄存器文件具有单独的寄存器的分级分组组织，该组织减少存储器未对准所引起的冒泡周期。这一架构使用并行执行并且可以每个周期实现两个或者更多个MAC操作。
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公开(公告)号：CN103543984A
公开(公告)日：2014-01-29
申请号：CN201210251241.4
申请日：2012-07-11
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
CPC分类号： G06F9/3004 , G06F9/30043 , G06F9/30112 , G06F9/30127 , G06F9/345 , G06F9/3824 , G06F9/3893
摘要： 本发明的实施例公开了一种用于特殊相关应用的修改型平衡吞吐量数据路径架构。给出用于修改型平衡吞吐量数据路径架构的装置和方法用于在计算机硬件中高效实施滤波、卷积和相关的数字信号处理算法，其中数据和系数缓冲器可以实施为滑动窗。这一架构使用复用器和从地址生成器单元到乘法累加执行单元的数据路径支路。通过在地址生成器到执行单元的数据路径与寄存器到执行单元的数据路径之间选择，可以克服未对准寻址对系数引起的不平衡吞吐量和乘法累加冒泡周期。修改型平衡吞吐量数据路径架构可以在实施数字信号处理算法时实现每个周期高乘法累加操作速率。
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公开(公告)号：CN103186502A
公开(公告)日：2013-07-03
申请号：CN201110461471.9
申请日：2011-12-30
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
IPC分类号： G06F15/167
CPC分类号： G06F12/0802 , G06F9/30098 , G06F9/3012 , G06F9/30141
摘要： 本发明涉及用于共享处理器过程上下文的寄存器堆组织。具体地，一种寄存器堆组织用于支持来自多个处理器或流水线的多个访问。这种共享寄存器堆被组织用于包括高性能(HP)内核和低功率(LP)内核的多个处理器设备。该共享寄存器堆包括耦合至独立HP和LP写和读端口的独立HP和LP存储单元。
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公开(公告)号：CN203241983U
公开(公告)日：2013-10-16
申请号：CN201220352023.5
申请日：2012-07-11
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
摘要： 本实用新型的实施例公开了一种用于执行信号处理操作的装置包括：系统存储器存储单元；地址生成器单元，功能上连接到系统存储器存储单元并且用于接收数据并且写入数据；寄存器存储器阵列，功能上连接到地址生成器并且用于接收数据并且写入值，使用寄存器文件系统来存储寄存器存储器阵列中的数据；乘法累加执行单元，功能上连接到寄存器文件系统并且作用于接收并且写入，将数据值配对相乘和相加并且向寄存器存储器阵列中的位置写入求和；在分级方案中组织寄存器文件系统，将单独寄存器存储器位置配对组织成相应配对寄存器单元，将配对寄存器单元配对组织成相应分组寄存器单元；地址生成器单元将来自系统存储器存储单元的值放入寄存器。
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公开(公告)号：CN202711250U
公开(公告)日：2013-01-30
申请号：CN201120576879.6
申请日：2011-12-30
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
IPC分类号： G06F15/167
摘要： 本实用新型涉及共享寄存器堆和相应的多处理器设备。具体地，一种寄存器堆组织用于支持来自多个处理器或流水线的多个访问。这种共享寄存器堆被组织用于包括高性能(HP)内核和低功率(LP)内核的多个处理器设备。该共享寄存器堆包括耦合至独立HP和LP写和读端口的独立HP和LP存储单元。
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