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公开(公告)号：CN108572851A
公开(公告)日：2018-09-25
申请号：CN201810187561.5
申请日：2018-03-07
申请人： 英特尔公司
发明人： V.戈帕尔
CPC分类号： G06F9/44547 , G06F1/3203 , G06F1/3287 , G06F8/447 , G06F8/47 , G06F9/268 , G06F9/30061 , G06F9/345 , G06F9/3557 , G06F9/3877 , G06F9/44521 , G06F9/5066 , G06F15/76 , G06F9/3885 , G06F15/8007
摘要： 本发明涉及用于细粒度异构处理的指令集架构（ISA）以及相关联的处理器、方法和编译器。ISA包括被配置成在具有实现不同的微架构的异构核的处理器上执行的指令。提供了用以使得能够针对具有异构核的目标处理器（或处理器家族）编译/汇编相应代码段并使得针对特定类型的处理器核微架构所编译的适当代码段在运行时间时经由ISA指令的执行而被动态地调用的机制。除了支持具有三个或更多个不同的核类型的处理器的指令之外，ISA指令还包括无条件分支和调用指令及有条件分支和调用指令二者。指令被配置成在基本上不添加开销的同时支持指令线程跨异构核的动态迁移。还提供了用以生成和汇编操作码段的编译器，所述操作码段被配置成在具有异构核的处理器上执行。
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公开(公告)号：CN108027766A
公开(公告)日：2018-05-11
申请号：CN201680054176.2
申请日：2016-09-13
申请人： 微软技术许可有限责任公司
发明人： D·C·伯格
IPC分类号： G06F12/0806 , G06F9/38
CPC分类号： G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： 公开了与预取指令块有关的技术。在所公开的技术的一个示例中，一种处理器包括用于执行包括多个指令块的程序的基于块的处理器核。基于块的处理器核可以包括预取逻辑和本地缓冲器。预取逻辑可以被配置为接收对预测的指令块的引用并且确定预测的指令块到一个或多个线的映射。本地缓冲器可以被配置为选择性地存储预测的指令块的部分，并且当程序的控制沿着预测的执行路径传递到预测的指令块时提供预测的指令块的存储的部分。
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公开(公告)号：CN108027750A
公开(公告)日：2018-05-11
申请号：CN201680053724.X
申请日：2016-09-12
申请人： 微软技术许可有限责任公司
CPC分类号： G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： 所公开的技术可以用于乱序执行并且提交基于块的处理器架构的指令块。在所公开的技术的一个示例中，一种装置可以包括多个基于块的处理器核，多个基于块的处理器核可以包括第一组核和第二组核。第一组核可以被配置为以顺序的程序次序提交指令块集合中的指令块。第二组核可以被配置为相对于顺序的程序次序而乱序提交指令块集合中的指令块。
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公开(公告)号：CN108027731A
公开(公告)日：2018-05-11
申请号：CN201680054433.2
申请日：2016-09-13
申请人： 微软技术许可有限责任公司
CPC分类号： G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： 公开了用于支持基于块的处理器架构中的程序的调试的系统和方法。在所公开的技术的一个示例中，一种处理器包括用于执行包括指令头部和多个指令的指令块的基于块的处理器核。基于块的处理器核包括执行控制逻辑和核状态访问逻辑。执行控制逻辑可以被配置为在默认执行模式期间调度多个指令中的相应指令用于按照动态顺序执行，并且在调试模式期间调度相应指令用于按照静态顺序执行。核状态访问逻辑可以被配置为在调试模式期间读取基于块的处理器核的中间状态并且在基于块的处理器核外部提供该中间状态。
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公开(公告)号：CN103582872B
公开(公告)日：2016-11-23
申请号：CN201280012080.1
申请日：2012-01-26
申请人： ARM有限公司
发明人： 奈杰尔·约翰·斯蒂芬斯 , 戴维·詹姆斯·西尔
CPC分类号： G06F9/3557 , G06F9/30007 , G06F9/30112 , G06F9/30167 , G06F9/342 , G06F9/345 , G06F2212/657
摘要： 本发明提供一种数据处理装置，该数据处理装置包含处理电路系统与指令译码器，该指令译码器响应于程序指令而控制处理电路系统以执行数据处理。该指令译码器响应于地址计算指令而执行地址计算操作，以从非固定式参考地址与部分偏移值计算出部分地址结果，从而能够使用至少一个附加程序指令从该部分地址结果计算出完整地址，该完整地址指定信息个体的内存位置。该部分偏移值具有大于或等于指令大小的位宽度，且该部分偏移值被编码于该地址计算指令的至少一个部分偏移字段内。本发明亦提供相应的数据处理方法、虚拟机以及计算机程序产品。
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公开(公告)号：CN104011667B
公开(公告)日：2016-11-09
申请号：CN201180075821.6
申请日：2011-12-22
申请人： 英特尔公司
发明人： A·杰哈
CPC分类号： G06F9/3013 , G06F8/76 , G06F9/30014 , G06F9/30018 , G06F9/30036 , G06F9/30043 , G06F9/30047 , G06F9/30127 , G06F9/30145 , G06F9/30185 , G06F9/345 , G06F9/3555 , G06F9/383
摘要： 描述了用于获取数据流的多个部分并将其存储到多个寄存器。例如，根据一个实施例的方法包括以下操作：确定N个矢量寄存器的集合，以将存储在系统存储器中的数据流的N个指定部分读取进入所述N个矢量寄存器的集合；对于所述数据流的N个指定部分中的每一个，确定系统存储器地址；在系统存储器地址处从系统存储器获取所述数据流的N个指定部分；以及将所述数据流的N个指定部分存储到N个矢量寄存器。
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公开(公告)号：CN102160032B
公开(公告)日：2016-08-31
申请号：CN200980136779.7
申请日：2009-07-21
申请人： 吉林克斯公司
CPC分类号： G06F9/345 , G06F9/3455 , G06F9/3552 , G06F9/3875 , H03M13/2739
摘要： 本发明描述由集成电路(100)进行的地址产生。一方面大体上涉及地址产生器(220)，其具有第一和第二处理单元(310、320)。所述第二处理单元(320)经耦合以从所述第一处理单元(310)接收级输出，且经配置以提供地址输出。所述级输出处于第一范围内，且所述地址输出处于第二范围内。对于为K的块大小，所述第一范围为从?K到?1，且所述第二范围为从0到K?1。
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公开(公告)号：CN103238133B
公开(公告)日：2015-07-15
申请号：CN201180058370.5
申请日：2011-12-01
申请人： 国际商业机器公司
CPC分类号： G06F12/0897 , G06F9/30043 , G06F9/345 , G06F9/3455 , G06F12/0862 , G06F12/0864 , G06F12/123 , G06F15/8053 , G06F2212/6022 , G06F2212/6026
摘要： 一种专用矢量收集缓冲器（VGB），其在一个或多个逻辑单元（LU）中存储从存储器分层结构读取的多条高速缓存线，并在矢量寄存器上执行并行操作，每个逻辑单元具有多个缓冲区条目。VGB发起预取事件，该事件使其保持充满以响应于“收集”指令所创建的需求。VGB包括用于从存储器分层结构接收数据的一个或多个写端口，以及能够从LU的列读取将被载入到矢量寄存器中的数据的读端口。通过下列方式从VGB提取数据：（1）针对每个读取的项目使用单独的端口，（2）将每个VGB条目实现为移位寄存器，并移位合适的量直到所有条目都被对齐，或者（3）针对所有项目实施统一的偏移量。
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公开(公告)号：CN103582872A
公开(公告)日：2014-02-12
申请号：CN201280012080.1
申请日：2012-01-26
申请人： ARM有限公司
发明人： 奈杰尔·约翰·斯蒂芬斯 , 戴维·詹姆斯·西尔
CPC分类号： G06F9/3557 , G06F9/30007 , G06F9/30112 , G06F9/30167 , G06F9/342 , G06F9/345 , G06F2212/657
摘要： 本发明提供一种数据处理装置，该数据处理装置包含处理电路系统与指令译码器，该指令译码器响应于程序指令而控制处理电路系统以执行数据处理。该指令译码器响应于地址计算指令而执行地址计算操作，以从非固定式参考地址与部分偏移值计算出部分地址结果，从而能够使用至少一个附加程序指令从该部分地址结果计算出完整地址，该完整地址指定信息个体的内存位置。该部分偏移值具有大于或等于指令大小的位宽度，且该部分偏移值被编码于该地址计算指令的至少一个部分偏移字段内。本发明亦提供相应的数据处理方法、虚拟机以及计算机程序产品。
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公开(公告)号：CN102385504A
公开(公告)日：2012-03-21
申请号：CN201110250431.X
申请日：2011-08-29
申请人： 艾色拉公司
IPC分类号： G06F9/38
CPC分类号： G06F9/30043 , G06F9/30163 , G06F9/30185 , G06F9/345 , G06F9/3889
摘要： 处理器包括：第一和至少带有使能逻辑的第二数据处理通道，该使能逻辑用于可选择地使能第二通道；在基于相同的存储访问指令的相同的一个或多个地址操作数之间，用于生成具有可变偏移的第一和第二存储地址的逻辑；和基于访问指令的相同的一个或多个寄存器区分符操作数，用于在第一地址和第一数据处理通道的寄存器之间以及在第二地址和第二通道的相应的寄存器之间，传输数据的电路。基于数据处理指令的相同的一个或多个操作数，第一数据处理通道使用第一数据处理通道的一个或多个寄存器执行操作，并且在第二通道使能的条件下，第二通道使用其自身的寄存器组中的一个或多个相应的寄存器执行相同的操作。
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