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公开(公告)号：CN116483442B
公开(公告)日：2024-11-19
申请号：CN202310055613.4
申请日：2023-01-16
Applicant: 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
IPC: G06F9/38
Abstract: 本公开的实施例涉及循环缓冲器访问设备、系统和方法。一种设备包括：循环缓冲器，其在操作中被组织成多个缓冲器子集；以及控制电路，被耦合到循环缓冲器。控制电路在操作中接收存储器加载命令以将数据集合加载到循环缓冲器中。存储器加载命令具有偏移参数和子集参数，偏移参数指示数据偏移并且子集参数指示循环缓冲器被组织成的多个子集中的子集。通过基于偏移参数的值和子集参数的值来标识循环缓冲器的缓冲器地址集合，并使用所标识的缓冲器集合来将数据集合加载到循环缓冲器中，控制电路响应于该命令。
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Patent Agency Ranking
公开(公告)号：CN116483442A
公开(公告)日：2023-07-25
申请号：CN202310055613.4
申请日：2023-01-16
Applicant: 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
IPC: G06F9/38
Abstract: 本公开的实施例涉及循环缓冲器访问设备、系统和方法。一种设备包括：循环缓冲器，其在操作中被组织成多个缓冲器子集；以及控制电路，被耦合到循环缓冲器。控制电路在操作中接收存储器加载命令以将数据集合加载到循环缓冲器中。存储器加载命令具有偏移参数和子集参数，偏移参数指示数据偏移并且子集参数指示循环缓冲器被组织成的多个子集中的子集。通过基于偏移参数的值和子集参数的值来标识循环缓冲器的缓冲器地址集合，并使用所标识的缓冲器集合来将数据集合加载到循环缓冲器中，控制电路响应于该命令。
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公开(公告)号：CN108268941B
公开(公告)日：2022-05-31
申请号：CN201710911135.7
申请日：2017-09-29
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
Abstract: 本公开涉及深度卷积网络异构架构。实施例针对实现深度卷积网络异构架构的片上系统(SoC)。SoC包括系统总线、耦合到系统总线的多个可寻址存储器阵列、耦合到系统总线的至少一个应用处理器核心以及耦合到系统总线的可配置的加速器框架。可配置的加速器框架是图像和深度卷积神经网络(DCNN)协同处理系统。SoC还包括耦合到系统总线的多个数字信号处理器(DSP)，其中多个DSP与可配置的加速器框架协调功能来执行DCNN。
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公开(公告)号：CN108268941A
公开(公告)日：2018-07-10
申请号：CN201710911135.7
申请日：2017-09-29
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
CPC classification number: G06N3/063 , G06F9/44505 , G06F13/4022 , G06F15/7817 , G06F17/505 , G06F17/5054 , G06N3/04 , G06N3/0445 , G06N3/08
Abstract: 本公开涉及深度卷积网络异构架构。实施例针对实现深度卷积网络异构架构的片上系统(SoC)。SoC包括系统总线、耦合到系统总线的多个可寻址存储器阵列、耦合到系统总线的至少一个应用处理器核心以及耦合到系统总线的可配置的加速器框架。可配置的加速器框架是图像和深度卷积神经网络(DCNN)协同处理系统。SoC还包括耦合到系统总线的多个数字信号处理器(DSP)，其中多个DSP与可配置的加速器框架协调功能来执行DCNN。
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公开(公告)号：CN115599341A
公开(公告)日：2023-01-13
申请号：CN202210742898.4
申请日：2022-06-27
Applicant: 意法半导体股份有限公司(IT) , 意法半导体国际有限公司(NL)
Abstract: 本公开的各实施例涉及二进制乘积累加系统和方法的超低功率和低面积解决方案。使用权重的多个部分副本执行二进制乘积累加操作的数据结构和微控制器架构。目的地寄存器位置、源寄存器位置和权重寄存器位置被接收。使用权重寄存器位置，基于所接收的滤波器索引值将权重位的子集复制所选择的次数。权重的子集的每个副本被并行执行。使用源寄存器位置，基于权重的子集的大小来选择输入位的子集，其中输入位的子集从输入位的先前子集移位一位。对权重的子集的副本中的每个对应位和输入位的所选择的子集中的每个对应位执行XOR操作。在对应目的地子位置中，每个XOR操作的输出彼此聚合并且每个XOR操作的输出与对应目的地子位置的当前值聚合。
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公开(公告)号：CN207440765U
公开(公告)日：2018-06-01
申请号：CN201721271902.4
申请日：2017-09-29
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
IPC: G06F15/78
CPC classification number: G06N3/063 , G06N3/0454
Abstract: 本公开涉及片上系统和移动计算设备。实施例针对实现深度卷积网络异构架构的片上系统(SoC)。SoC包括系统总线、耦合到系统总线的多个可寻址存储器阵列、耦合到系统总线的至少一个应用处理器核心以及耦合到系统总线的可配置的加速器框架。可配置的加速器框架是图像和深度卷积神经网络(DCNN)协同处理系统。SoC还包括耦合到系统总线的多个数字信号处理器(DSP)，其中多个DSP与可配置的加速器框架协调功能来执行DCNN。(ESM)同样的发明创造已同日申请发明专利
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