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公开(公告)号：CN113270126B
公开(公告)日：2025-01-21
申请号：CN202110133869.3
申请日：2021-02-01
Applicant: 意法半导体国际有限公司 , 意法半导体股份有限公司
Abstract: 本公开的实施例涉及流访问存储器设备、系统和方法。一种系统包括随机存取存储器，该随机存取存储器被组织成可单独寻址的字。流访问控制电路装置被耦合到随机存取存储器的字线。流访问控制电路装置通过生成控制信号以驱动字线流访问确定区域的多个可单独寻址的字来对用于访问随机存取存储器的确定区域的多个可单独寻址的字的请求做出响应。该请求指示与确定区域相关联的偏移和与流访问相关联的模式。
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公开(公告)号：CN110197111B
公开(公告)日：2024-04-12
申请号：CN201910143490.3
申请日：2019-02-26
Applicant: 意法半导体国际有限公司 , 意法半导体股份有限公司
IPC: G06V40/16 , G06V10/82 , G06N3/0464 , G06N3/063
Abstract: 本公开涉及用于深度学习引擎的加速单元。设备的实施例包括：集成电路、形成在集成电路中的可重构流开关以及多个卷积加速器和耦合至可重构流开关的算术单元。算术单元具有至少一个输入和至少一个输出。至少一个输入被布置为接收通过所述可重构流开关传送的流数据，而至少一个输出被布置为通过所述可重构流开关来流传输结果数据。算术单元还具有多条数据路径。索条数据路径中的至少一条数据路径仅专用于执行加速以分段二阶多项式近似的形式表示的激活函数的操作。
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公开(公告)号：CN108268943A
公开(公告)日：2018-07-10
申请号：CN201710912345.8
申请日：2017-09-29
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
CPC classification number: G06N3/063 , G06F9/44505 , G06F13/4022 , G06F15/7817 , G06F17/505 , G06F17/5054 , G06N3/04 , G06N3/0445 , G06N3/08
Abstract: 本公开涉及硬件加速器引擎。实施例涉及支持深度神经网络算法卷积阶段的有效映射的硬件加速器引擎。硬件加速器引擎包括多个卷积加速器，并且多个卷积加速器中的每一个包括内核缓冲器、特征线缓冲器和多个乘法累加(MAC)单元。MAC单元被布置为对从内核缓冲器和特征线缓冲器两者接收的数据进行乘法和累加。硬件加速器引擎还包括耦合到串流开关的输出总线端口的至少一个输入总线、耦合到串流开关的输入总线端口的至少一个输出总线、或硬连线到串流开关的相应输出总线和输入总线端口的至少一个输入总线和至少一个输出总线。
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公开(公告)号：CN110197276B
公开(公告)日：2024-03-22
申请号：CN201910143139.4
申请日：2019-02-26
Applicant: 意法半导体国际有限公司 , 意法半导体股份有限公司
IPC: G06N3/063 , G06N3/08 , G06N3/0464
Abstract: 本公开涉及用于深度学习加速的数据体雕刻器。设备的实施例包括板载存储器、应用处理器、数字信号处理器(DSP)集群、可配置的加速器框架(CAF)和至少一个通信总线架构。通信总线将应用处理器、DSP集群和CAF通信地耦合到板载存储器。CAF包括可重配置的流交换器和数据体雕刻单元，其具有耦合到可重配置的流交换器的输入和输出。数据体雕刻单元具有计数器、比较器和控制器。数据体雕刻单元被布置为接收形成三维(3D)特征图的特征图数据的流。3D特征图被形成为多个二维(2D)数据平面。数据体雕刻单元还被布置为标识3D特征图内的3D体，3D体在尺寸上小于3D特征图、并且从3D特征图隔离在3D体内的数据以用于在深度学习算法中进行处理。
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公开(公告)号：CN113298228A
公开(公告)日：2021-08-24
申请号：CN202110203807.5
申请日：2021-02-23
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
Abstract: 根据本公开的各实施例涉及用于深度学习加速的池化单元。卷积神经网络包括池化单元。池化单元在卷积神经网络的卷积层之间执行池化操作。池化单元包括提高卷积神经网络中的计算效率和面积效率的硬件块。
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Patent Agency Ranking
公开(公告)号：CN110197276A
公开(公告)日：2019-09-03
申请号：CN201910143139.4
申请日：2019-02-26
Applicant: 意法半导体国际有限公司 , 意法半导体股份有限公司
Abstract: 本公开涉及用于深度学习加速的数据体雕刻器。设备的实施例包括板载存储器、应用处理器、数字信号处理器(DSP)集群、可配置的加速器框架(CAF)和至少一个通信总线架构。通信总线将应用处理器、DSP集群和CAF通信地耦合到板载存储器。CAF包括可重配置的流交换器和数据体雕刻单元，其具有耦合到可重配置的流交换器的输入和输出。数据体雕刻单元具有计数器、比较器和控制器。数据体雕刻单元被布置为接收形成三维(3D)特征图的特征图数据的流。3D特征图被形成为多个二维(2D)数据平面。数据体雕刻单元还被布置为标识3D特征图内的3D体，3D体在尺寸上小于3D特征图、并且从3D特征图隔离在3D体内的数据以用于在深度学习算法中进行处理。
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公开(公告)号：CN108268941B
公开(公告)日：2022-05-31
申请号：CN201710911135.7
申请日：2017-09-29
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
Abstract: 本公开涉及深度卷积网络异构架构。实施例针对实现深度卷积网络异构架构的片上系统(SoC)。SoC包括系统总线、耦合到系统总线的多个可寻址存储器阵列、耦合到系统总线的至少一个应用处理器核心以及耦合到系统总线的可配置的加速器框架。可配置的加速器框架是图像和深度卷积神经网络(DCNN)协同处理系统。SoC还包括耦合到系统总线的多个数字信号处理器(DSP)，其中多个DSP与可配置的加速器框架协调功能来执行DCNN。
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公开(公告)号：CN108268940B
公开(公告)日：2022-02-18
申请号：CN201710909275.0
申请日：2017-09-29
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
Abstract: 实施例涉及在集成电路中创建可重新配置的互连框架的方法。该方法包括：访问针对可重新配置的互连框架的配置模板；编辑配置模板的参数；将配置模板与来自IP库的多个模块在功能上组合，以产生寄存器传输级(RTL)电路模型；生成至少一个自动测试台功能；以及生成至少一个逻辑综合脚本。编辑配置模板的参数包括：确认可重新配置的串流开关的第一数量的输出端口；以及确认可重新配置的串流开关的第二数量的输入端口。每个输出端口和每个输入端口具有相应的架构组成。输出端口架构组成由包括A个数据输出和B个控制输出的N个数据路径定义。输入端口架构组成由包括A个数据输入和B个控制输入的M个数据路径定义。
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公开(公告)号：CN112987898A
公开(公告)日：2021-06-18
申请号：CN202011456888.1
申请日：2020-12-11
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
IPC: G06F1/26
Abstract: 本公开的实施例涉及计算系统功率管理设备、系统和方法。提供了系统和设备使得能够对存储器内的多个存储器电路(例如多个存储器单元阵列)中的每个存储器电路的保持或激活状态进行粒度控制。多个存储器阵列中的每个相应的存储器阵列被耦合到相应的镇流器驱动器和相应的存储器阵列的相应的激活存储器信号开关。一个或多个电压调节器被耦合到镇流器驱动器栅极节点和相应存储器阵列中的至少一个存储器阵列的偏置节点。在操作中，相应的存储器阵列的相应的激活存储器信号开关使得相应的存储器阵列在相应的存储器阵列的激活状态与相应的存储器阵列的保持状态之间转换。
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公开(公告)号：CN108268941A
公开(公告)日：2018-07-10
申请号：CN201710911135.7
申请日：2017-09-29
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
CPC classification number: G06N3/063 , G06F9/44505 , G06F13/4022 , G06F15/7817 , G06F17/505 , G06F17/5054 , G06N3/04 , G06N3/0445 , G06N3/08
Abstract: 本公开涉及深度卷积网络异构架构。实施例针对实现深度卷积网络异构架构的片上系统(SoC)。SoC包括系统总线、耦合到系统总线的多个可寻址存储器阵列、耦合到系统总线的至少一个应用处理器核心以及耦合到系统总线的可配置的加速器框架。可配置的加速器框架是图像和深度卷积神经网络(DCNN)协同处理系统。SoC还包括耦合到系统总线的多个数字信号处理器(DSP)，其中多个DSP与可配置的加速器框架协调功能来执行DCNN。
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