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公开(公告)号：CN115938436A
公开(公告)日：2023-04-07
申请号：CN202210225369.7
申请日：2022-03-09
申请人： 中国科学院微电子研究所
摘要： 本发明公开一种存储电路以及存储阵列，涉及半导体技术领域，以在用户向存储电路写入数据时，在一定程度上避免误写入的情况，从而提升存储电路的可靠性。所述存储电路，包括存取单元电路以及第一控制电路。第一控制电路的输入端与m个比特信号输入端对应电连接，输出端与存取单元电路的电源端电连接，电源端与熔丝信号端电连接。第一控制电路用于在m个比特信号满足第一预设条件，以及熔丝信号满足第二预设条件的情况下，向存取单元电路供电。其中，m为正整数。存取单元电路的数据存储端与熔丝信号端电连接，当熔丝信号满足第二预设条件时，存取单元电路用于对写入数据端写入的数据进行存储。所述存储阵列包括上述技术方案所提的存储电路。
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公开(公告)号：CN110196825B
公开(公告)日：2020-11-20
申请号：CN201910418314.6
申请日：2019-05-20
申请人： 中国科学院微电子研究所
摘要： 本发明提供一种并行数据同步发送的方法及系统。方法包括：通过反馈通路在接收端接收发出的第一数据串；通过接收端对第一数据串进行一次采样，并将采样结果作为第一子数据串；在第一子数据串与第二子数据串不相同的情况下，调整接收端的输入延时，或/和调整第二子数据串，直至调整后的第二子数据串与第一子数据串相同；在第一子数据串与第二子数据串相同的情况下，通过输出端发送第二子数据串至转换器；将接收到的数据串作为第二数据串，并通过反馈通路在接收端接收第二数据串；对第二数据串进行一次采样，并将采样结果作为第三子数据串；在第三子数据串与第二子数据串不相同的情况下，调整输出端的输出延时，或/和调整第二子数据串。
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公开(公告)号：CN115938436B
公开(公告)日：2023-09-15
申请号：CN202210225369.7
申请日：2022-03-09
申请人： 中国科学院微电子研究所
摘要： 本发明公开一种存储电路以及存储阵列，涉及半导体技术领域，以在用户向存储电路写入数据时，在一定程度上避免误写入的情况，从而提升存储电路的可靠性。所述存储电路，包括存取单元电路以及第一控制电路。第一控制电路的输入端与m个比特信号输入端对应电连接，输出端与存取单元电路的电源端电连接，电源端与熔丝信号端电连接。第一控制电路用于在m个比特信号满足第一预设条件，以及熔丝信号满足第二预设条件的情况下，向存取单元电路供电。其中，m为正整数。存取单元电路的数据存储端与熔丝信号端电连接，当熔丝信号满足第二预设条件时，存取单元电路用于对写入数据端写入的数据进行存储。所述存储阵列包括上述技术方案所提的存储电路。
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公开(公告)号：CN111600606A
公开(公告)日：2020-08-28
申请号：CN202010564041.9
申请日：2020-06-18
申请人： 中国科学院微电子研究所
摘要： 本发明涉及一种用于时间交织采样ADC的多相位时钟产生电路，属于时钟产生技术领域，在保证高速的前提下，实现低时钟抖动，低时间偏差和低功耗。电路包括环形压控振荡器、相位跟踪环电路和校准脉冲产生电路；环形压控振荡器与相位跟踪环电路构成PLL环路；环形压控振荡器在相位跟踪环电路输出的第一控制电压的控制下输出多个相位的时钟信号；校准脉冲产生电路与环形压控振荡器连接，用于输出时钟校准信号到环形压控振荡器中，调整环形压控振荡器内部时钟，消除时钟抖动对输出时钟信号的影响。本发明产生低抖动、低时钟偏差、高精度的多相位时钟，且功耗低，硬件开销少。
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公开(公告)号：CN111600606B
公开(公告)日：2023-05-23
申请号：CN202010564041.9
申请日：2020-06-18
申请人： 中国科学院微电子研究所
摘要： 本发明涉及一种用于时间交织采样ADC的多相位时钟产生电路，属于时钟产生技术领域，在保证高速的前提下，实现低时钟抖动，低时间偏差和低功耗。电路包括环形压控振荡器、相位跟踪环电路和校准脉冲产生电路；环形压控振荡器与相位跟踪环电路构成PLL环路；环形压控振荡器在相位跟踪环电路输出的第一控制电压的控制下输出多个相位的时钟信号；校准脉冲产生电路与环形压控振荡器连接，用于输出时钟校准信号到环形压控振荡器中，调整环形压控振荡器内部时钟，消除时钟抖动对输出时钟信号的影响。本发明产生低抖动、低时钟偏差、高精度的多相位时钟，且功耗低，硬件开销少。
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公开(公告)号：CN115133922A
公开(公告)日：2022-09-30
申请号：CN202110319817.5
申请日：2021-03-25
申请人： 中国科学院微电子研究所
IPC分类号： H03K19/173
摘要： 本发明提供了一种PAM‑4信号电平判决阈值的移位装置及电子设备，通过将PAM‑4信号移位后，PAM‑4信号的三个眼图的阈值均移位至0V，而均衡器的非线性对以0V为阈值的眼图影响较小，那么均衡器只需要满足一定的输出摆幅即可，进而降低了对线性度的要求，解决了输出摆幅与线性度相互制约的问题。
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公开(公告)号：CN114374384A
公开(公告)日：2022-04-19
申请号：CN202110126202.0
申请日：2021-01-29
申请人： 中国科学院微电子研究所
摘要： 本申请涉及一种高速接口发射机电路、芯片和电子设备，所述高速接口发射机电路至少一组数据串化电路、至少一组均衡驱动电路、一个时钟生成与匹配电路和两个负载电阻；所述时钟生成与匹配电路与数据串化电路相连，时钟生成与匹配电路产生的时钟信号用于与数据串化电路中的串化数据进行时钟匹配，使得时钟信号与数据串化电路中的串行数据精确匹配，进而大大改善数据性能，降低了串化电路的输出的抖动，从而增大了眼开，改善系统性能。
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公开(公告)号：CN110196825A
公开(公告)日：2019-09-03
申请号：CN201910418314.6
申请日：2019-05-20
申请人： 中国科学院微电子研究所
摘要： 本发明提供一种并行数据同步发送的方法及系统。方法包括：通过反馈通路在接收端接收发出的第一数据串；通过接收端对第一数据串进行一次采样，并将采样结果作为第一子数据串；在第一子数据串与第二子数据串不相同的情况下，调整接收端的输入延时，或/和调整第二子数据串，直至调整后的第二子数据串与第一子数据串相同；在第一子数据串与第二子数据串相同的情况下，通过输出端发送第二子数据串至转换器；将接收到的数据串作为第二数据串，并通过反馈通路在接收端接收第二数据串；对第二数据串进行一次采样，并将采样结果作为第三子数据串；在第三子数据串与第二子数据串不相同的情况下，调整输出端的输出延时，或/和调整第二子数据串。
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