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公开(公告)号：CN118630047A
公开(公告)日：2024-09-10
申请号：CN202310254752.X
申请日：2023-03-07
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/778 , H01L29/201
摘要： 本发明公开了一种氮化镓基高电子迁移率晶体管及半导体器件，涉及半导体技术领域，用于提升氮化镓基高电子迁移率晶体管的抗单粒子烧毁能力。所述氮化镓基高电子迁移率晶体管包括衬底、缓冲层、沟道层、势垒层、栅极、源极、漏极和N型电场调节层。沿衬底的厚度方向，缓冲层、沟道层和势垒层依次层叠设置于衬底上。栅极形成在势垒层上。源极和漏极间隔设置在栅极的两侧。源极至少贯穿势垒层，漏极贯穿势垒层、沟道层和至少部分缓冲层。N型电场调节层设置在缓冲层内，N型电场调节层的材料不同于缓冲层的材料、且N型电场调节层与漏极接触。本发明提供的半导体器件包括上述氮化镓基高电子迁移率晶体管。
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公开(公告)号：CN116247089A
公开(公告)日：2023-06-09
申请号：CN202211665172.1
申请日：2022-12-23
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/73 , H01L29/417 , H01L29/423 , B82Y40/00
摘要： 本发明提供一种纳米尺度真空沟道三极管结构及制备方法，包括：衬底；基极，生长于衬底表面第一区域；发射极，生长于衬底表面第二区域；其中，第一区域与第二区域位于衬底的同一表面且不相交；氧化层，生长于基极表面第三区域，第三区域为第一区域内部分区域；集电极电极，生长于氧化层的表面；其中，氧化层的宽度小于集电极电极的宽度，在氧化层两侧形成真空沟道；发射极电极，生长于发射极的表面；基极电极，生长于基极表面第四区域，第四区域为第一区域内部分区域且与第三区域不相交。
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公开(公告)号：CN112420917B
公开(公告)日：2023-02-07
申请号：CN202011123216.9
申请日：2020-10-20
申请人： 中国科学院微电子研究所
摘要： 本发明涉及半导体技术领域，尤其涉及一种磁场探测方法及装置，该装置包括：衬底；位于衬底上的多个探测单元；探测单元包括：相对设置的霍尔电极，位于相对设置的霍尔电极之间的阻变材料层和有源层，使得霍尔电极分别与阻变材料层和有源层均接触，有源层位于阻变材料层之上，该霍尔电极位于有源层的第一对边，嵌于有源层上的相对设置的两个欧姆电极，两个欧姆电极位于有源层的第二对边，进而能够对探测出的磁场信息进行存储记录，为磁场探测提供有效帮助。
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公开(公告)号：CN113471295A
公开(公告)日：2021-10-01
申请号：CN202110587221.3
申请日：2021-05-27
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/786 , H01L29/423 , H01L21/34 , B82Y10/00 , B82Y40/00
摘要： 本发明涉及一种氧化物半导体器件，其包括绝缘衬底；绝缘衬底上相对设置由一源极及一漏极；纳米片堆栈部，其设置在所述衬底上，形成多个导电沟道；所述纳米片堆栈部包括：多个金属氧化物半导体纳米片竖直堆叠形成纳米堆栈部，所述金属氧化物半导体纳米片两端分别嵌入所述源极、漏极；环绕式栅极，其环绕于纳米堆栈部中多个金属氧化物半导体纳米片的周围。新型结构环栅型OS‑TFT(GAA OS‑TFT)设计可以显著提升器件的亚阈值特性、电流开关比与短沟道效应；利用多层纳米片和支撑结构相结合的设计可以显著提升器件的工作电流；器件的制备工艺与主流CMOS工艺兼容且工序简单；环栅器件结构设计，可以显著提升沟道载流子迁移率，提高器件电学性能，还能提高器件的可靠性与稳定性。
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公开(公告)号：CN113363382A
公开(公告)日：2021-09-07
申请号：CN202110604677.6
申请日：2021-05-31
申请人： 中国科学院微电子研究所
IPC分类号： H01L45/00
摘要： 本发明公开了一种射频开关器件、射频电路及电子设备，涉及射频开关技术领域，用于降低射频开关器件的静态功耗，从而可以防止由该射频开关器件构成的开关芯片在应用过程中因静态功耗较大而受到制约。所述射频开关器件包括：形成在衬底上的阻变元件；阻变元件包括底电极、顶电极、以及至少位于底电极和顶电极之间的阻变层。本发明提供的射频开关器件应用于射频电路中。本发明提供的电子设备包括所述射频开关器件或所述射频电路。
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公开(公告)号：CN112420917A
公开(公告)日：2021-02-26
申请号：CN202011123216.9
申请日：2020-10-20
申请人： 中国科学院微电子研究所
摘要： 本发明涉及半导体技术领域，尤其涉及一种磁场探测方法及装置，该装置包括：衬底；位于衬底上的多个探测单元；探测单元包括：相对设置的霍尔电极，位于相对设置的霍尔电极之间的阻变材料层和有源层，使得霍尔电极分别与阻变材料层和有源层均接触，有源层位于阻变材料层之上，该霍尔电极位于有源层的第一对边，嵌于有源层上的相对设置的两个欧姆电极，两个欧姆电极位于有源层的第二对边，进而能够对探测出的磁场信息进行存储记录，为磁场探测提供有效帮助。
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公开(公告)号：CN109119110B
公开(公告)日：2021-02-23
申请号：CN201710495884.6
申请日：2017-06-26
申请人： 中国科学院微电子研究所
IPC分类号： G11C11/413
摘要： 本发明提供一种闪存存储电路的抗总剂量效应加固方法，包括：步骤一、提供闪存存储阵列；步骤二、将初始信息编译为编码信息，并输入闪存存储阵列，编码信息中的二进制代码“0”和“1”的数量相等；步骤三、对闪存存储阵列中的编码信息进行判读，并将判读得到的二进制代码“0”和“1”的数量进行统计；步骤四、比较统计结果，当判读得到的二进制代码“0”和“1”的数量相等，则将编码信息译码读出；当判读得到数量不等，则调整闪存存储阵列的读取电压，直至判读得到的二进制代码“0”和“1”的数量相等。本发明能够通过调整读取电压的方式有效维护闪存存储电路的性能稳定性。
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公开(公告)号：CN111309668A
公开(公告)日：2020-06-19
申请号：CN202010076713.1
申请日：2020-01-23
申请人： 中国科学院微电子研究所
IPC分类号： G06F15/78
摘要： 本公开提供一种差异上注免擦写的FPGA在轨重构实现方法，包括：步骤S1：在地面将新配码与原配码进行异或处理，生成差异配码；步骤S2：将步骤S1所生成的差异配码通过地轨通信传输到星载单机；步骤S3：将差异配码存储到星载FPGA配置存储器中；以及步骤S4：通过存储控制器对FPGA进行刷新配置，完成差异上注免擦写的FPGA在轨重构。可在对FPGA进行配置的过程中，根据差异配码动态修改读出的配码数据，使得输出给FPGA的配码为新配码，避免了对存储阵列的擦写操作，极大的节约了在轨重构的时间。
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公开(公告)号：CN111048131A
公开(公告)日：2020-04-21
申请号：CN202010033808.5
申请日：2020-01-13
申请人： 中国科学院微电子研究所
IPC分类号： G11C11/16
摘要： 本发明公开了一种基于RRAM的非易失性锁存器，包括：电源、双互锁存模块、存储节点、备份模块和若干开关控制节点，双互锁存模块包括第一锁存单元、第一反馈单元、第二锁存单元和第二反馈单元；存储节点设置在第一锁存单元、第一反馈单元、第二锁存单元和第二反馈单元的连接处；备份模块包括若干1T1R结构，每一1T1R结构的第三接线端与对应存储节点连接，每一1T1R结构的第四接线端共接；本锁存器可以在电路不需要工作时进行断电处理，减少静态功耗，且在遇到意外断电的情况时，可以保证重新上电后能恢复到断电前的工作状态；同时，应用双互锁存模块的加固方式，提高非易失性电路的抗单粒子性能，避免电路损坏和数据传输存储错误。本发明还提供一种集成电路。
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公开(公告)号：CN102664189B
公开(公告)日：2016-08-31
申请号：CN201210155387.9
申请日：2012-05-18
申请人： 中国科学院微电子研究所
摘要： 本发明提供了一种SOI MOS晶体管，包括有源区，形成于SOI衬底的SOI层中；栅极，覆盖部分的有源区；源区和漏区，分别位于栅极长度方向两侧的有源区中，其中源区和漏区的与栅极交界的部分的宽度相等；其中被栅极覆盖的有源区部分包括以源区和漏区的与栅极交界的部分的宽度在源区和漏区之间延伸的沟道区，其中有源区包括至少两个梳齿状突出部，在沟道区的长度方向上以一定的间隔排列在沟道区在宽度方向上的一侧或两侧；其中，梳齿状突出部的末端未被栅极覆盖的部分为体接触区。本发明提供的SOI MOS晶体管可以减小侧向漏电、体电阻及寄生电容。
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