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公开(公告)号：CN113971261B
公开(公告)日：2024-09-20
申请号：CN202010719685.0
申请日：2020-07-23
申请人： 中科亿海微电子科技(苏州)有限公司 , 中国科学院空天信息创新研究院
IPC分类号： G06F17/16 , G06F17/15 , G06N3/0464
摘要： 本公开提供一种卷积运算装置，用于对输入矩阵及权值矩阵进行卷积运算，包括：水平数据处理模块，用于对所述输入矩阵的行数据的顺序进行转换，以实现读取的所述行数据的共享，其中，一个所述水平数据处理模块处理一行所述行数据；竖直数据处理模块，用于将所述权值矩阵与所述水平数据处理模块输出的矩阵数据做乘法运算，对乘法运算结果做交叉加法运算，对交叉加法运算结果做累加运算，得到所述输入矩阵的卷积运算结果；其中，所述竖直数据处理模块包括多个输入，每个输入连接至一个所述水平数据处理模块的输出。本公开还提供一种卷积运算方法、一种电子设备以及一种计算机可读存储介质。
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公开(公告)号：CN114065899A
公开(公告)日：2022-02-18
申请号：CN202010747612.2
申请日：2020-07-29
申请人： 中科亿海微电子科技(苏州)有限公司 , 中国科学院空天信息创新研究院
摘要： 本申请公开了一种全连接层压缩方法、装置、加速器、电子设备及存储介质，应用于神经网络技术领域，包括：将全连接层中的各层划分为交替的第一层和第二层，将一组第一层和第二层压缩为一层绑定层，其中，第一层与第二层之间不存在乒乓存储。将相邻两层压缩为一层绑定层，这样可以有效地降低中间结果存储开销。此外，由于全连接层被压缩，全连接层流水级数也变为压缩前的一半，从而大大缩短了输出延时，提高了加速器的识别实时性。
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公开(公告)号：CN113971107A
公开(公告)日：2022-01-25
申请号：CN202010719892.6
申请日：2020-07-23
申请人： 中科亿海微电子科技(苏州)有限公司 , 中国科学院空天信息创新研究院
摘要： 一种计算资源利用效率的评估方法，应用于基于FPGA的卷积神经网络加速器，加速器的待评估计算资源为DSP计算资源，包括：基于DSP计算资源执行乘法运算的理论总吞吐率及实际总吞吐率，计算DSP计算资源的吞吐率利用率；基于DSP计算资源的理论平均DSP吞吐率及实际平均DSP吞吐率，计算DSP计算资源的平均资源利用率；根据吞吐率利用率和平均资源利用率，评估加速器的计算资源利用效率。本公开还提供了一种计算资源利用效率的评估装置。该方法、装置相比传统的计算资源评估方法，排除了数据类型、实现频率、芯片规格等因素对加速器计算资源利用效率评估的干扰，使得评估聚焦于加速器的性能本身，评价结果更为客观。
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公开(公告)号：CN113971261A
公开(公告)日：2022-01-25
申请号：CN202010719685.0
申请日：2020-07-23
申请人： 中科亿海微电子科技(苏州)有限公司 , 中国科学院空天信息创新研究院
摘要： 本公开提供一种卷积运算装置，用于对输入矩阵及权值矩阵进行卷积运算，包括：水平数据处理模块，用于对所述输入矩阵的行数据的顺序进行转换，以实现读取的所述行数据的共享，其中，一个所述水平数据处理模块处理一行所述行数据；竖直数据处理模块，用于将所述权值矩阵与所述水平数据处理模块输出的矩阵数据做乘法运算，对乘法运算结果做交叉加法运算，对交叉加法运算结果做累加运算，得到所述输入矩阵的卷积运算结果；其中，所述竖直数据处理模块包括多个输入，每个输入连接至一个所述水平数据处理模块的输出。本公开还提供一种卷积运算方法、一种电子设备以及一种计算机可读存储介质。
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公开(公告)号：CN118586338A
公开(公告)日：2024-09-03
申请号：CN202411067329.X
申请日：2024-08-06
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F30/347 , G06F111/06 , G06N5/01
摘要： 一种现场可编程门阵列同时装箱布局的方法及装置，能够使装箱过程中考虑布局的优化结果，促使装箱和布局的结果更有利于全局性能的优化，从而提高电路的时序性能。方法包括：（1）预装箱；（2）初始布局：首先将基本逻辑单元BLE、BRAM和DSP的网表按时钟域和模块划分到若干个集群簇中，再采用模拟退火算法对这些簇进行初始布局，确定这些簇的布局位置，最后根据每个簇的布局位置和其所包含的逻辑块，确定每个逻辑块的初始布局位置；（3）全局布局：采用迭代优化的框架；（4）可配置逻辑块CLB装箱采用迭代优化的框架；（5）详细布局采用最短路径的方法来详细布局。
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公开(公告)号：CN118586337A
公开(公告)日：2024-09-03
申请号：CN202411073809.7
申请日：2024-08-07
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F30/343 , G06F30/327
摘要： 本发明提供的一种FPGA综合工具触发器使能信号提取方法，包括获取触发器集合、非门信号映射集合以及多路选择器输出信号映射集合；获取触发器单元输入信号；若所述触发器单元输入信号存在于多路选择器信号映射集合内，则从所述多路选择器输出信号映射集合内获取所述触发器单元输入信号来源的多路选择器逻辑单元，并获取触发器单元输入信号的反馈信号的路径集合；依据所述反馈信号的路径集合，生成产生时钟使能信号的逻辑与归约类型的逻辑单元，修改触发器逻辑单元的类型，并增加输入端口使能信号为所述逻辑与归约类型逻辑单元的输出信号；若所述触发器单元输入信号不存在于多路选择器信号映射集合内，则执行对下一个触发器单元的处理。
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公开(公告)号：CN117931123B
公开(公告)日：2024-06-14
申请号：CN202410340137.5
申请日：2024-03-25
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明提供的一种应用于FPGA的低功耗可变精度嵌入式DSP硬核结构，包括：累加通路以及乘加通路；所述累加通路包括累加通路输入寄存器以及可变精度浮点加法器单元；所述乘加通路包括乘加通路输入寄存器、一阶乘加结构以及单精度浮点加法器单元；所述乘加通路输入寄存器用于实现数据移位寄存传输功能；所述累加通路输入寄存器用于实现数据寄存的选择；预处理单元，设置在乘加通路内，包括系数选择单元以及预加器，所述系数选择单元预存内部系数；所述预处理单元接收所述乘加通路输入寄存器数据，并根据计算需求对输入数进行预先加法。本发明在减少装置面积开销的基础上，能够实现多种精度的运算，具有兼顾开销与灵活性的优点。
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公开(公告)号：CN117891430B
公开(公告)日：2024-05-14
申请号：CN202410301970.9
申请日：2024-03-18
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明提供的一种应用于FPGA嵌入式DSP的浮点乘加结构，包括一阶浮点乘加结构及加法器单元，一阶浮点乘加结构包括用于分割数据成符号位、指数位以及尾数位的数据预处理单元，乘法器以及加法运算通路；经分割的尾数位进入乘法器进行数据处理得到乘法结果；所述加法运算通路至少包括：对阶运算部件，移位器，ALU单元，前导零探测模块，加法运算通路规格化及舍入模块；根据设置的精度不同，经乘法器或加法运算通路处理后分别将数据输出至加法器单元进行运算得出最终的乘加运算结果。该技术方案的有益效果在于，在乘法器内设计两路加法运算通过组成一阶乘加结构，在配合加法器单元可以实现多种精度的浮点数、定点数运算，能够减少开销，提高运算密度。
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公开(公告)号：CN117556760A
公开(公告)日：2024-02-13
申请号：CN202410043988.3
申请日：2024-01-12
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F30/347
摘要： 本发明提供了一种宏单元和可编程逻辑块分阶段优化的FPGA全局布局方法。包括宏单元布局块和可编程逻辑块布局块，全局布局方法主要包括获取所有布局块的初始坐标位置，找到可编程逻辑块的所有拥挤区域，对拥挤区域进行扩展，使每个区域满足资源需求，对区域内的可编程逻辑块分配坐标位置，然后采用最小二分图匹配法和动态规划法对宏单元进行合法化处理，得到宏单元的最终坐标位置，基于所述宏单元的最终坐标位置调整可编程逻辑块的布局位置，得到所述FPGA的最终布局。通过这种分阶段优化的方法，提升了FPGA的整体布局质量、效率，优化了FPGA布局效果。
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公开(公告)号：CN116738925A
公开(公告)日：2023-09-12
申请号：CN202311009100.6
申请日：2023-08-11
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F30/392 , G06F30/347 , G06F30/3315 , G06F30/337
摘要： 本发明提供了一种FPGA详细布局方法及系统，通过划分一定区域所覆盖的坐标位置来为关键路径上的每个节点选择候选位置集合，进而根据关键路径的节点走向构建有向层次图，为动态规划搜索最短路径提供了可能。通过使用动态规划搜索最短路径的方法，解决了模拟退火详细布局运行时间长、容易陷入局部最优的问题，并提高了详细布局的质量。
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