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公开(公告)号：CN116256607A
公开(公告)日：2023-06-13
申请号：CN202111462960.6
申请日：2021-12-02
摘要： 一种测试电路结构及其形成方法和测试方法。其中测试电路结构包括：衬底；位于所述衬底上的若干待测样品，所述若干待测样品沿第一方向和第二方向呈阵列排布，所述第一方向和所述第二方向不同；位于所述衬底上的若干第一衬垫层，各所述第一衬垫层与沿所述第二方向的同一列待测样品电连接；位于所述衬底上的若干第二衬垫层，各所述第二衬垫层与沿所述第一方向的同一行待测样品电连接。从而，在探针数量固定的情况下，每次测试的待测样品的数量达到最大化，获取更多缺陷的概率也相应提升，同时也减少了探针插拔的次数，延长探针的寿命。
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公开(公告)号：CN112447663A
公开(公告)日：2021-03-05
申请号：CN201910826080.9
申请日：2019-09-03
IPC分类号： H01L23/522 , H01L49/02
摘要： 一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成第一电极层；在第一电极层上形成一个或多个相隔离的叠层结构，叠层结构包括电容介质层以及位于电容介质层上的第二电极层；形成黏附层以及保形覆盖黏附层的刻蚀停止层，黏附层覆盖叠层结构的侧壁表面和顶部、以及第一电极层的部分表面；形成覆盖刻蚀停止层和第一电极层的介电层；形成贯穿介电层、刻蚀停止层和黏附层且与第一电极层相接触的第一导电插塞，以及贯穿介电层、刻蚀停止层和黏附层且与第二电极层相接触的第二导电插塞。本发明实施例有利于提高半导体结构的可靠性。
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公开(公告)号：CN107644907B
公开(公告)日：2020-12-15
申请号：CN201610585175.2
申请日：2016-07-22
IPC分类号： H01L29/78 , H01L21/336 , H01L29/423
摘要： 本发明揭示了一种半导体器件，包括：衬底，所述衬底上形成有至少一栅极，所述栅极的侧壁形成有栅极侧墙；以及多晶硅层，所述多晶硅层覆盖所述衬底以及所述栅极侧墙的部分侧壁，所述栅极侧墙的侧壁旁的所述多晶硅层的高度低于所述栅极侧墙的高度；其中，至少所述多晶硅层的表面被金属化。本发明还提供一种半导体器件的制备方法。本发明提供的半导体器件及其制备方法中，由于所述栅极侧墙的侧壁旁的所述多晶硅层的高度低于所述栅极侧墙的高度，可以减小栅极、多晶硅层以及位于栅极和多晶硅层之间的栅极侧墙的寄生电容，并且可以降低位于源级或漏极上的多晶硅层的电阻。
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公开(公告)号：CN105826320B
公开(公告)日：2018-12-21
申请号：CN201510006957.1
申请日：2015-01-07
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L27/112 , H01L21/8246
摘要： 一种掩模式只读存储器及其形成方法，其中形成方法包括：半导体衬底沿其厚度方向具有第一部分、第二部分，位于第一部分上且与第一部分接触的第二部分，第一部分具有第一型掺杂且沿第一方向分为隔离开的若干埋线；在埋线上的第二部分中形成沿第二方向隔离开的若干二极管，二极管具有第一电极、位于第一电极上的第二电极，第一电极与埋线接触，所第一电极具有第二掺杂且第二电极具有第二型掺杂；第二型掺杂和第一型掺杂为两反型掺杂，第一、二方向为两不同方向。本发明提供一种新的掩模式只读存储器，其形成工艺不会影响CMOS器件及其上的互连结构的性能，新的掩模式只读存储器可靠性较高。
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公开(公告)号：CN107644907A
公开(公告)日：2018-01-30
申请号：CN201610585175.2
申请日：2016-07-22
IPC分类号： H01L29/78 , H01L21/336 , H01L29/423
摘要： 本发明揭示了一种半导体器件，包括：衬底，所述衬底上形成有至少一栅极，所述栅极的侧壁形成有栅极侧墙；以及多晶硅层，所述多晶硅层覆盖所述衬底以及所述栅极侧墙的部分侧壁，所述栅极侧墙的侧壁旁的所述多晶硅层的高度低于所述栅极侧墙的高度；其中，至少所述多晶硅层的表面被金属化。本发明还提供一种半导体器件的制备方法。本发明提供的半导体器件及其制备方法中，由于所述栅极侧墙的侧壁旁的所述多晶硅层的高度低于所述栅极侧墙的高度，可以减小栅极、多晶硅层以及位于栅极和多晶硅层之间的栅极侧墙的寄生电容，并且可以降低位于源级或漏极上的多晶硅层的电阻。
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公开(公告)号：CN104576924B
公开(公告)日：2017-06-13
申请号：CN201310474009.1
申请日：2013-10-11
发明人： 张超
IPC分类号： H01L45/00 , H01L27/24 , H01L21/762
CPC分类号： H01L29/66143 , H01L21/76229 , H01L27/0814 , H01L27/1021 , H01L27/2409 , H01L29/0649 , H01L29/47 , H01L29/872 , H01L45/06 , H01L45/16
摘要： 本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体存储技术领域。本发明的半导体器件的制造方法，通过将被双沟槽隔离结构所隔离的肖特基二极管作为相变存储器的选通管制造在半导体器件之中，使得所制造的半导体器件具有更低的开启电压、更低的串扰电流和更高的开关速度。本发明的半导体器件，采用被双沟槽隔离结构所隔离的肖特基二极管作为相变存储器的选通管，同样具有低开启电压、低串扰电流和高开关速度等优点。本发明的电子装置，使用了上述半导体器件，同样具有上述优点。
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公开(公告)号：CN106298481A
公开(公告)日：2017-01-04
申请号：CN201510271594.4
申请日：2015-05-25
申请人： 中芯国际集成电路制造(上海)有限公司
发明人： 张超
摘要： 一种相变存储器及其形成方法，其中，所述相变存储器包括：基底，位于所述基底内的导电结构，所述导电结构表面与基底表面齐平；位于所述基底表面的绝缘层；位于所述绝缘层内的底部电极和相变层，所述底部电极位于所述基底表面并与导电结构电连接，且为厚度与长度间比值小于等于1:3的刀片状，所述相变层位于所述底部电极表面。由于底部电极呈刀片状，其与相变层的接触面积小，对相变层加热时速度快，且散热少，相变存储器的运行速度快，且功耗低。
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公开(公告)号：CN113496877A
公开(公告)日：2021-10-12
申请号：CN202010252060.8
申请日：2020-04-01
IPC分类号： H01L21/033
摘要： 一种半导体结构的形成方法，包括：提供待刻蚀层，所述待刻蚀层包括若干第一区和第二区，第二区位于相邻的第一区之间；在待刻蚀层上形成牺牲层；在第一区上的牺牲层内形成若干第一凹槽；在第一凹槽侧壁表面形成第一侧墙；对第二区上的部分牺牲层进行改性处理，形成第一改性层，第一改性层位于相邻第一凹槽之间且与第一侧墙相接触；对第一区上的部分牺牲层进行改性处理，形成第二改性层，第二改性层位于第一区上相邻的第一凹槽之间且与第一侧墙相接触；去除牺牲层，在第一改性层、第二改性层和第一侧墙之间形成第二凹槽；形成第二凹槽之后，以第一改性层、第二改性层和第一侧墙为掩膜刻蚀待刻蚀层。所述方法提升了半导体结构的尺寸精准度。
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公开(公告)号：CN108630740B
公开(公告)日：2021-07-09
申请号：CN201710156416.6
申请日：2017-03-16
IPC分类号： H01L29/06 , H01L21/336 , H01L29/78
摘要： 本发明提供一种半导体结构及其形成方法，其中，方法包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构包括相对的第一侧和第二侧；在所述栅极结构第一侧的衬底中形成第一掺杂区，所述第一掺杂区中具有第一掺杂离子；在所述栅极结构第二侧的衬底中形成第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂区中的第二掺杂离子浓度小于所述第一掺杂区的第一掺杂离子浓度，且所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量。所述方法可以降低所形成半导体结构的导通电阻，同时降低所形成半导体结构的重叠电容。
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公开(公告)号：CN108630740A
公开(公告)日：2018-10-09
申请号：CN201710156416.6
申请日：2017-03-16
IPC分类号： H01L29/06 , H01L21/336 , H01L29/78
CPC分类号： H01L29/6659 , H01L21/2253 , H01L21/2652 , H01L21/266 , H01L29/0847 , H01L29/167 , H01L29/7835
摘要： 本发明提供一种半导体结构及其形成方法，其中，方法包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构包括相对的第一侧和第二侧；在所述栅极结构第一侧的衬底中形成第一掺杂区，所述第一掺杂区中具有第一掺杂离子；在所述栅极结构第二侧的衬底中形成第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂区中的第二掺杂离子浓度小于所述第一掺杂区的第一掺杂离子浓度，且所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量。所述方法可以降低所形成半导体结构的导通电阻，同时降低所形成半导体结构的重叠电容。
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