-
公开(公告)号：CN109671778B
公开(公告)日：2022-01-11
申请号：CN201710957388.8
申请日：2017-10-16
IPC分类号： H01L29/78 , H01L21/336 , H01L29/423
摘要： 一种鳍式半导体器件及其形成方法，所述方法包括以下步骤：提供半导体衬底；在所述半导体衬底的表面形成多个鳍部掩膜侧墙，所述多个鳍部掩膜侧墙依次编号，其中，编号为奇数的奇数掩膜侧墙具有第一宽度，编号为偶数的偶数掩膜侧墙具有第二宽度，所述第一宽度与第二宽度不同；以所述鳍部掩膜侧墙为掩膜，在所述半导体衬底的表面刻蚀形成凸出的鳍部，所述鳍部包括对应于所述奇数掩膜侧墙的奇数鳍部以及对应于所述偶数掩膜侧墙的偶数鳍部。本发明方案可以使奇数鳍部的宽度与偶数鳍部的宽度不同，从而满足不同功能器件的需求。
-
公开(公告)号：CN109671778A
公开(公告)日：2019-04-23
申请号：CN201710957388.8
申请日：2017-10-16
IPC分类号： H01L29/78 , H01L21/336 , H01L29/423
摘要： 一种鳍式半导体器件及其形成方法，所述方法包括以下步骤：提供半导体衬底；在所述半导体衬底的表面形成多个鳍部掩膜侧墙，所述多个鳍部掩膜侧墙依次编号，其中，编号为奇数的奇数掩膜侧墙具有第一宽度，编号为偶数的偶数掩膜侧墙具有第二宽度，所述第一宽度与第二宽度不同；以所述鳍部掩膜侧墙为掩膜，在所述半导体衬底的表面刻蚀形成凸出的鳍部，所述鳍部包括对应于所述奇数掩膜侧墙的奇数鳍部以及对应于所述偶数掩膜侧墙的偶数鳍部。本发明方案可以使奇数鳍部的宽度与偶数鳍部的宽度不同，从而满足不同功能器件的需求。
-
公开(公告)号：CN104751876B
公开(公告)日：2018-02-16
申请号：CN201310745731.4
申请日：2013-12-30
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： G11C11/413
摘要： 一种双端口SRAM结构。通过将第一端口第一传输晶体管的有源区与第二端口第二传输晶体管的有源区、以及两传输晶体管连接的反相器中第一下拉NMOS管的有源区三者在物理上相接，拉大第一下拉NMOS管的有源区宽度，增大第一下拉NMOS管在读操作中的下拉电流；类似地，将第一端口第三传输晶体管的有源区与第二端口第四传输晶体管的有源区、以及两传输晶体管连接的反相器中第二下拉NMOS管的有源区三者在物理上相接，拉大第二下拉NMOS管的有源区宽度，增大第二下拉NMOS管在读操作中的下拉电流，不论是单靠某一端口的传输晶体管读取存储结点数据，还是同时打开两端口的传输晶体管读取数据，都可以加大读取电流，提高噪声容限。
-
公开(公告)号：CN104751876A
公开(公告)日：2015-07-01
申请号：CN201310745731.4
申请日：2013-12-30
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： G11C11/413
摘要： 一种双端口SRAM结构。通过将第一端口第一传输晶体管的有源区与第二端口第二传输晶体管的有源区、以及两传输晶体管连接的反相器中第一下拉NMOS管的有源区三者在物理上相接，拉大第一下拉NMOS管的有源区宽度，增大第一下拉NMOS管在读操作中的下拉电流；类似地，将第一端口第三传输晶体管的有源区与第二端口第四传输晶体管的有源区、以及两传输晶体管连接的反相器中第二下拉NMOS管的有源区三者在物理上相接，拉大第二下拉NMOS管的有源区宽度，增大第二下拉NMOS管在读操作中的下拉电流，不论是单靠某一端口的传输晶体管读取存储结点数据，还是同时打开两端口的传输晶体管读取数据，都可以加大读取电流，提高噪声容限。
-
公开(公告)号：CN104700901A
公开(公告)日：2015-06-10
申请号：CN201310655188.9
申请日：2013-12-05
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： G11C29/50
摘要： 一种SRAM中的存储单元的检测方法，通过将存储单元中的第一反相器的输入端与输出端相连且与所述第二反相器的输入端相连，利用该第一反相器的输入与输出相等，第二反相器的输入与输出符合反相器的特性曲线，若两反相器匹配，在第一反相器的输入与第二反相器的输入相等的情况下，第一反相器的输出与第二反相器的输出也一定相等；进而可以得出在第一反相器的输入与第二反相器的输入相等的情况下，第一反相器的输出与第二反相器的输出若不相等，则两反相器不匹配，一定有至少一晶体管的阈值电压出现漂移。上述以存储单元为检测单元，避免了对该存储单元中的每个MOS管单独检测，减少了整个SRAM的检测量，提高了效率，成本较低且结果准确。
-
公开(公告)号：CN102122638B
公开(公告)日：2014-06-04
申请号：CN201010022575.5
申请日：2010-01-08
IPC分类号： H01L21/8238 , H01L27/092
摘要： 本发明提供了一种形成CMOS器件应力膜的方法及半导体器件，该方法包括步骤：提供半导体衬底，所述半导体衬底包括有源区，其中有源区上形成有NMOS晶体管和PMOS晶体管，NMOS晶体管包含有NMOS掺杂区，PMOS晶体管包含有位于N阱内的PMOS掺杂区，在NMOS掺杂区和PMOS掺杂区之间具有隔离区；在半导体衬底上形成应力膜，所述应力膜覆盖NMOS晶体管和PMOS晶体管；去除PMOS晶体管及隔离区上的应力膜。本发明可以提高同批制造的MOS器件的稳定性和一致性。
-
公开(公告)号：CN101295624A
公开(公告)日：2008-10-29
申请号：CN200710040256.5
申请日：2007-04-24
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/00 , H01L21/66 , H01L23/544
摘要： 一种缺陷检测结构的制作方法，包括下列步骤：在包含至少一个隔离结构的晶圆上形成导电层；图形化导电层，形成至少一个第一电极和至少一个第二电极，所述第一电极和第二电极横跨于所有隔离结构上，且间隔排列。经上述步骤，检测出缺陷后直接可以对缺陷进行补救，成品率提高，成本降低。
-
公开(公告)号：CN101271866A
公开(公告)日：2008-09-24
申请号：CN200710038451.4
申请日：2007-03-22
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/8238 , H01L21/76 , H01L27/092
CPC分类号： H01L21/823878 , H01L21/762 , H01L21/76237
摘要： 一种用于MOS晶体管的隔离结构形成方法，包括：在半导体衬底的牺牲氧化层上形成第一光刻胶层，图案化第一光刻胶层，在半导体衬底上定义出PMOS有源区和PMOS隔离区；以第一光刻胶层为掩膜，通过牺牲氧化层向PMOS隔离区注入氮离子；去除第一光刻胶层；在牺牲氧化层上形成第二光刻胶层，图案化第二光刻胶层，在半导体衬底上定义出NMOS有源区和NMOS隔离区；以第二光刻胶层为掩膜，通过牺牲氧化层向NMOS隔离区注入氧离子；去除第二光刻胶层和牺牲氧化层；对半导体衬底进行退火，形成PMOS和NMOS隔离结构。经上述步骤，改善了PMOS和NMOS电性能。
-
公开(公告)号：CN113138527A
公开(公告)日：2021-07-20
申请号：CN202010046224.1
申请日：2020-01-16
摘要： 一种掩膜版、存储单元、SRAM器件，所述掩膜版包括：多个批次的曝光图形；每个批次的所述曝光图形包括多个子图形，所述子图形之间的间隔大于临界距离，以避免后续曝光过程中，子图形间的相互影响。本发明实施例根据掩膜版上各个图形之间的间距，将所述一张掩膜版上的多个图形划分在多个曝光图形中，使得所述曝光图形中的子图形的间距大于临界距离，以避免后续曝光过程中，子图形间的相互影响，使得依据曝光图形形成的目标图形的位置精度较高，且分多次曝光可以得想要的目标图形，避免了制作多张掩膜版，有利于节省成本。
-
公开(公告)号：CN104751878B
公开(公告)日：2018-03-09
申请号：CN201310745737.1
申请日：2013-12-30
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： G11C11/419
摘要： 一种读写分离的双端口SRAM结构及其单元。其中，SRAM单元包括：耦接的第一反相器与第二反相器，所述第一反相器具有第一存储结点，所述第二反相器具有第二存储结点；与所述第一存储结点相连的第一传输晶体管，与所述第二存储结点相连的第二传输晶体管；与所述第一存储结点或第二存储结点相连的读取晶体管。通过将现有技术中的读传输晶体管与读下拉NMOS管替换为一个读取晶体管，不但减小了读过程的电阻，增大了读电流，还减小了面积，提高了SRAM结构的面积利用率。
-
-
-
-
-
-
-
-
-
搜索结果
44 条记录 (耗时 0.062 秒)
