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公开(公告)号：CN113140458B
公开(公告)日：2024-03-01
申请号：CN202010055421.X
申请日：2020-01-17
IPC分类号： H01L21/336 , H01L21/3065 , H01L21/311
摘要： 一种半导体结构的形成方法，形成方法包括：提供基底；在基底上形成初始图形层；对初始图形层的侧壁进行一次或多次原子层刻蚀处理，形成图形层，原子层刻蚀处理的步骤包括：在初始图形层的侧壁上形成有机物层；去除有机物层。通常初始图形层侧壁最表面的原子与内层原子的键能小于内层原子之间的键能，有机物层通常带有能与初始图形层侧壁反应的元素，使得初始图形层侧壁最表面的原子与内层原子的键能进一步的减小，在去除有机物层的过程中，能够剥离初始图形层侧壁最表面的原子，如此，经过多次原子层刻蚀处理后，初始图形层侧壁上的凸出区域被抹平，相应的，形成的图形层的侧壁粗糙度较小，能够提高半导体结构的电学性能。
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公开(公告)号：CN112864310B
公开(公告)日：2023-09-12
申请号：CN201911175349.8
申请日：2019-11-26
摘要： 一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供基底；在所述基底上形成介电层；在所述介电层上形成刻蚀阻挡层；在所述刻蚀阻挡层和介电层中形成露出所述基底的导电通孔；在所述导电通孔和所述刻蚀阻挡层上形成导电材料层；以所述刻蚀阻挡层作为停止层，对所述导电材料层进行第一平坦化处理；去除所述刻蚀阻挡层；去除所述刻蚀阻挡层后，去除高于所述介电层的导电材料层，位于导电通孔内的剩余导电材料层作为导电插塞；在所述介电层和导电插塞上形成电极层；在所述电极层上形成磁性隧道结的叠层结构。本发明实施例有利于提高磁性隧道结(Magnetic tunnel junction，MTJ)的性能。
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公开(公告)号：CN112786535A
公开(公告)日：2021-05-11
申请号：CN201911071524.9
申请日：2019-11-05
IPC分类号： H01L21/8234
摘要： 一种半导体结构的形成方法，包括：提供衬底，衬底包括第一区域和第二区域，第一区域的衬底上形成有若干鳍部；在第一区域和第二区域的衬底上形成第一隔离结构；形成横跨第一区域的鳍部和第一隔离结构的栅极结构和伪栅结构；在栅极结构两侧的鳍部内形成外延层；刻蚀第二区域的部分第一隔离结构和衬底，形成第一开口；在第一开口内填充满导电材料层；刻蚀去除伪栅结构，同时刻蚀去除第一开口内部分厚度的导电材料层，形成电源轨；刻蚀第一区域的鳍部和第一隔离结构，形成第二开口，第二开口沿垂直于鳍部延伸方向贯穿鳍部；在第二开口内形成第二隔离结构。本发明实施例提供的形成方法，可以简化工艺流程，还有利于提高半导体结构的性能。
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公开(公告)号：CN107492493B
公开(公告)日：2021-03-09
申请号：CN201610407414.5
申请日：2016-06-12
IPC分类号： H01L21/336 , H01L29/06 , H01L29/10
摘要： 本发明提供一种晶体管的形成方法，包括：形成基底；在所述基底中形成凹坑；在所述凹坑底部形成纳米材料层；在所述凹坑中的纳米材料层表面形成量子点，以在凹坑内形成沟道层。由于量子点对进入量子点的电子具有很强的束缚作用，从而能够减少沟道漏电流，改善晶体管性能。且电子在电压的作用下能够利用隧穿效应从一个量子点跳跃到另一个量子点，从而实现晶体管器件的导通，这种方向单一的电子移动方式能够降低能够损耗，提供半导体结构性能。此外，量子点为准零维的纳米材料，尺寸较小，有利于减小晶体管尺寸。
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公开(公告)号：CN107293586B
公开(公告)日：2020-03-10
申请号：CN201610204360.2
申请日：2016-04-01
IPC分类号： H01L29/775 , B82B3/00 , B82B1/00 , B82Y10/00
摘要： 本发明提供一种半导体器件及其制作方法和电子装置。所述方法包括：提供基底，在所述基底上形成有若干相互间隔的鳍片，在所述鳍片的表面依次形成有绝缘层和牺牲层；在所述基底上形成覆盖层并回蚀刻，以露出所述鳍片顶部的所述牺牲层；在露出的所述牺牲层的顶部上生长包括导电材料的纳米量子点，其中所述纳米量子点内嵌入所述牺牲层下方的所述绝缘层中，以得到基于纳米量子点的沟道。本发明在所述制备过程中在所述鳍片上形成绝缘层和牺牲层，然后在所述牺牲层的顶部生长包括导电材料的纳米量子点，其中，所述纳米量子点形成于纳米管的绝缘层上方，从而克服了现有技术中半导体材料尺寸的限制，可以进一步减小器件的尺寸同时还能保证良好的性能。
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公开(公告)号：CN107039078B
公开(公告)日：2019-09-27
申请号：CN201610079734.2
申请日：2016-02-03
IPC分类号： G11C16/26 , G11C16/10 , G11C11/413 , G11C13/00
摘要： 一种非易失性存储电路及其读、写、存储和恢复方法，所述非易失性存储电路包括：静态随机存取存储电路和阻变式存储电路；静态随机存取存储电路包括：双稳态锁存单元，具有第一和第二锁存点；在字线的控制下导通或关断的第一和第二传输单元，第一传输单元两端分别连接第一位线和第一锁存点，第二传输单元两端分别连接第二位线和第二锁存点；阻变式存储电路包括：控制单元、第一和第二阻变式存储单元；控制单元输入第一开关控制信号，控制单元还分别连接第一锁存点及第一阻变式存储单元和第二阻变式存储单元的第一端，第一开关控制信号控制控制单元导通或关断；第一和第二阻变式存储单元的第二端分别连接第二和第一位线。本发明功耗小，集成度高。
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公开(公告)号：CN108122757B
公开(公告)日：2019-07-02
申请号：CN201611073169.5
申请日：2016-11-29
IPC分类号： H01L21/336 , H01L29/06 , H01L29/423 , H01L29/78
摘要： 本发明揭示了一种半导体结构及其制造方法。在本发明提供的半导体结构的制造方法中，包括提供一衬底；在所述衬底上形成鳍式结构；在所述衬底上暴露的所述鳍式结构的两侧形成硅锗层；在所述硅锗层背离所述鳍式结构的一侧形成侧墙；在所述侧墙背离所述硅锗层的一侧形成第一栅极金属层；在所述第一栅极金属层背离所述侧墙的一侧形成铁电层；以及在所述铁电层背离所述第一栅极金属层的一侧形成第二栅极金属层。由此获得的半导体结构，能够改善现有技术中短沟道的掺杂物浓度大，对半导体结构的短沟道产生短沟道损伤(SCE)的状况，并且可以降低接触电阻，从而获得更低的电源电压(Vdd)，显著提高了半导体结构的性能。
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公开(公告)号：CN114068700A
公开(公告)日：2022-02-18
申请号：CN202010751135.7
申请日：2020-07-30
IPC分类号： H01L29/78 , H01L21/336 , H01L29/423
摘要： 一种半导体结构及其形成方法，形成方法包括：刻蚀第一区域的伪栅两侧且位于底部功能层上方的顶部功能层和第二功能层，形成初始凹槽；去除底部功能层；在顶部功能层下方的第二功能层与基底之间、相邻的第二功能层之间填充牺牲结构，并去除位于初始凹槽下方的第二功能层，或仅在顶部功能层下方的第二功能层与基底之间填充牺牲结构，形成第一凹槽；在第一凹槽中形成第一源漏掺杂层；去除伪栅形成栅极开口；去除牺牲结构和第一区域第二功能层形成第一通槽，去除第二区域第一功能层形成第二通槽；对栅极开口和第一通槽、第二通槽进行填充，形成第一器件栅极和第二器件栅极。本发明实施例满足对叉型栅极晶体管不同类型器件具有不同沟道层数量的需求。
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公开(公告)号：CN113327850A
公开(公告)日：2021-08-31
申请号：CN202010129524.6
申请日：2020-02-28
IPC分类号： H01L21/308 , H01L21/768
摘要： 一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底和位于衬底上的合金掩膜材料层；在合金掩膜材料层上形成图形定义层；在图形定义层中形成开口，开口露出合金掩膜材料层；在开口中形成合金层；形成合金层后，去除图形定义层；以合金层为掩膜刻蚀合金掩膜材料层，形成合金掩膜层；以合金层和合金掩膜层为掩膜刻蚀衬底，在衬底中形成多个间隔的沟槽和位于沟槽之间的衬底隔层。本发明合金层和合金掩膜层的材料均为合金材料，在刻蚀形成沟槽的过程中，产生的聚合物杂质均为带有金属离子的聚合物杂质，带有金属离子的聚合物杂质在刻蚀过程中造成的阻碍较一致，使得沟槽的形貌均一较好，有利于提高半导体结构的电学性能。
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公开(公告)号：CN113130380A
公开(公告)日：2021-07-16
申请号：CN201911393123.5
申请日：2019-12-30
IPC分类号： H01L21/768 , H01L23/538
摘要： 本发明提供一种半导体结构及其形成方法，其中，所述形成方法包括：对所述第二介质层进行图形化之后，在所述第二导电层表面形成遮蔽层；形成所述遮蔽层之后，对所述第二接触孔底部的第一介质层进行刻蚀至暴露出所述第一导电层，在所述第二介质层中形成第三接触孔；以所述遮蔽层为掩膜，在所述第三接触孔中形成第一插塞；形成所述第一插塞之后，去除所述遮蔽层；去除所述遮蔽层之后，在所述第二接触孔中形成第二插塞，并在所述第一接触孔中形成第三插塞。所述方法能够形成高质量的第二插塞和第三插塞，改善第二插塞和第三插塞的导电性能。
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