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公开(公告)号：CN107026192B
公开(公告)日：2020-05-29
申请号：CN201610073065.8
申请日：2016-02-02
IPC分类号： H01L29/06 , H01L29/423 , H01L21/336 , H01L21/265
摘要： 本发明公开了半导体装置的制造方法，涉及半导体领域。该方法包括：提供衬底结构，该衬底结构包括用于器件的一个或多个结构，所述一个或多个结构每一个包括位于衬底中的被沟槽分隔的有源区、位于有源区上的绝缘层、以及位于绝缘层上的硬掩模层，所述一个或多个结构包括用于第一类型器件的第一结构；对第一结构执行第一离子注入；对硬掩模层和绝缘层进行后缩处理，形成后缩的硬掩模层和后缩的绝缘层，从而暴露有源区的边缘角部；对边缘角部进行圆角处理。本发明的制造方法可以使得有源区的边缘角部被圆角处理的更圆滑，减小边缘角部的电场集中效应，从而提高器件的可靠性。
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公开(公告)号：CN108022970A
公开(公告)日：2018-05-11
申请号：CN201610958953.8
申请日：2016-11-03
IPC分类号： H01L29/417 , H01L29/423 , H01L21/336 , H01L29/78
摘要： 本发明提供了一种半导体器件及其形成方法，所述半导体器件包括：部分位于有源区内并延伸出所述有源区的栅氧化层；覆盖所述栅氧化层的栅电极，所述栅电极包括位于所述有源区内的第一栅电极和位于所述有源区外侧的第二栅电极，其中，所述第二栅电极与其下方半导体衬底之间的功函数差大于所述第一栅电极与其下方的半导体衬底之间的功函数差。如此，可使位于有源区外侧的寄生器件具有较大的临界电压，并可使所述寄生器件的临界电压大于有源区中元件的临界电压，进而有效避免了所述半导体器件在一个较低的电压下开启，有效改善了半导体器件的双峰效应。
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公开(公告)号：CN112825002A
公开(公告)日：2021-05-21
申请号：CN201911171501.5
申请日：2019-11-21
IPC分类号： G05F1/56
摘要： 一种基准电流源电路，所述基准电流源电路电流产生电路，包括：第一PMOS管，与所述第一PMOS管串联连接的第一NMOS管，与所述第一PMOS管栅极连接的第二PMOS管，以及与所述第二PMOS管串联连接的第二NMOS管；第一电压调整电路，与所述电流产生电路连接，适于在所述第二PMOS管的漏极电压变化时，通过调整所述第二NMOS管的源极电压，使得所述第一PMOS管漏极的电压值与所述第二PMOS管漏极的电压值相等；第二电压调整电路，与所述电流产生电路连接，适于在所述第二PMOS管的漏极电压变化时，通过调整所述第一NMOS管的源极电压，使得所述第一PMOS管漏极的电压值与所述第二PMOS管漏极的电压值相等。应用上述方案，可以改善基准电流源的灵敏度特性。
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公开(公告)号：CN106816406A
公开(公告)日：2017-06-09
申请号：CN201510846048.9
申请日：2015-11-27
IPC分类号： H01L21/762 , H01L29/423
摘要： 本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法首先对有源区边角做圆滑处理，然后在高压器件区域和浅沟槽隔离结构靠近高压器件区域的部分形成衬垫氧化层，以及形成覆盖半导体衬底的隔离层，然后再去除高压器件区域中的衬垫氧化层和隔离层，这样在高压器件区域形成栅极氧化层时可以增加高压器件有源区边界的栅极氧化层厚度，而且有源区侧壁的隔离层可以抑制随后生长高压器件栅氧化层的热预算造成的掺杂元素扩散到有源区外部。该电子装置该电子装置包括上述的半导体器件，同样具有上述优点。
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公开(公告)号：CN107039447B
公开(公告)日：2019-09-27
申请号：CN201610079607.2
申请日：2016-02-03
IPC分类号： H01L27/11519 , H01L27/11524
摘要： 一种存储单元及其形成方法，形成方法包括：提供衬底，衬底内具有阱区；在衬底的阱区表面形成分立的选择栅结构、浮栅结构和伪栅结构；以选择栅结构、浮栅结构和伪栅结构为掩膜，在衬底的阱区内形成第一轻掺杂区、第二轻掺杂区和第三轻掺杂区，第一轻掺杂区和第二轻掺杂区位于选择栅结构两侧，且第二轻掺杂区位于相邻选择栅结构和浮栅结构之间，第三轻掺杂区位于相邻浮栅结构和伪栅结构之间；之后，在选择栅结构、浮栅结构和伪栅结构的侧壁表面以及部分衬底表面形成侧墙；以浮栅结构、伪栅结构和侧墙为掩膜，在第三轻掺杂区内形成源区，第三轻掺杂区包围源区。所形成的存储单元漏电流减少、性能提高。
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公开(公告)号：CN107039447A
公开(公告)日：2017-08-11
申请号：CN201610079607.2
申请日：2016-02-03
IPC分类号： H01L27/11519 , H01L27/11524
摘要： 一种存储单元及其形成方法，形成方法包括：提供衬底，衬底内具有阱区；在衬底的阱区表面形成分立的选择栅结构、浮栅结构和伪栅结构；以选择栅结构、浮栅结构和伪栅结构为掩膜，在衬底的阱区内形成第一轻掺杂区、第二轻掺杂区和第三轻掺杂区，第一轻掺杂区和第二轻掺杂区位于选择栅结构两侧，且第二轻掺杂区位于相邻选择栅结构和浮栅结构之间，第三轻掺杂区位于相邻浮栅结构和伪栅结构之间；之后，在选择栅结构、浮栅结构和伪栅结构的侧壁表面以及部分衬底表面形成侧墙；以浮栅结构、伪栅结构和侧墙为掩膜，在第三轻掺杂区内形成源区，第三轻掺杂区包围源区。所形成的存储单元漏电流减少、性能提高。
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公开(公告)号：CN107026192A
公开(公告)日：2017-08-08
申请号：CN201610073065.8
申请日：2016-02-02
IPC分类号： H01L29/06 , H01L29/423 , H01L21/336 , H01L21/265
摘要： 本发明公开了半导体装置的制造方法，涉及半导体领域。该方法包括：提供衬底结构，该衬底结构包括用于器件的一个或多个结构，所述一个或多个结构每一个包括位于衬底中的被沟槽分隔的有源区、位于有源区上的绝缘层、以及位于绝缘层上的硬掩模层，所述一个或多个结构包括用于第一类型器件的第一结构；对第一结构执行第一离子注入；对硬掩模层和绝缘层进行后缩处理，形成后缩的硬掩模层和后缩的绝缘层，从而暴露有源区的边缘角部；对边缘角部进行圆角处理。本发明的制造方法可以使得有源区的边缘角部被圆角处理的更圆滑，减小边缘角部的电场集中效应，从而提高器件的可靠性。
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公开(公告)号：CN112825002B
公开(公告)日：2022-10-25
申请号：CN201911171501.5
申请日：2019-11-21
IPC分类号： G05F1/56
摘要： 一种基准电流源电路，所述基准电流源电路电流产生电路，包括：第一PMOS管，与所述第一PMOS管串联连接的第一NMOS管，与所述第一PMOS管栅极连接的第二PMOS管，以及与所述第二PMOS管串联连接的第二NMOS管；第一电压调整电路，与所述电流产生电路连接，适于在所述第二PMOS管的漏极电压变化时，通过调整所述第二NMOS管的源极电压，使得所述第一PMOS管漏极的电压值与所述第二PMOS管漏极的电压值相等；第二电压调整电路，与所述电流产生电路连接，适于在所述第二PMOS管的漏极电压变化时，通过调整所述第一NMOS管的源极电压，使得所述第一PMOS管漏极的电压值与所述第二PMOS管漏极的电压值相等。应用上述方案，可以改善基准电流源的灵敏度特性。
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公开(公告)号：CN106816406B
公开(公告)日：2019-12-24
申请号：CN201510846048.9
申请日：2015-11-27
IPC分类号： H01L21/762 , H01L29/423
摘要： 本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法首先对有源区边角做圆滑处理，然后在高压器件区域和浅沟槽隔离结构靠近高压器件区域的部分形成衬垫氧化层，以及形成覆盖半导体衬底的隔离层，然后再去除高压器件区域中的衬垫氧化层和隔离层，这样在高压器件区域形成栅极氧化层时可以增加高压器件有源区边界的栅极氧化层厚度，而且有源区侧壁的隔离层可以抑制随后生长高压器件栅氧化层的热预算造成的掺杂元素扩散到有源区外部。该电子装置该电子装置包括上述的半导体器件，同样具有上述优点。
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公开(公告)号：CN104733308B
公开(公告)日：2018-08-10
申请号：CN201310697886.5
申请日：2013-12-18
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/336
摘要： 一种半导体器件的形成方法，包括：提供半导体衬底；分别进行第一离子掺杂和第二离子掺杂，形成位于所述半导体衬底内的阱区和阈值电压调节区，其中，所述阈值电压调节区位于阱区表面；形成阱区和阈值电压调节区之后，在半导体衬底表面形成半导体外延层；在所述半导体外延层表面形成晶体管，所述晶体管的沟道区由所述半导体外延层形成。所述半导体器件的形成方法形成的晶体管，其作为沟道区的半导体外延层避免了离子掺杂时造成的晶格损伤，并且，用作形成沟道区的半导体外延层内不掺杂或者轻掺杂硼，减小了载流子散射，晶体管的载流子迁移率高，器件性能优越。
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