阵列基板、显示面板及显示装置

    公开(公告)号:CN114002885B

    公开(公告)日:2023-08-08

    申请号:CN202111280663.X

    申请日:2021-10-29

    发明人: 冯伟 吴鹏 钱勇

    摘要: 本申请实施例提供一种阵列基板、显示面板及显示装置,阵列基板包括单元区以及位于单元区一侧的走线区,单元区设置有级联的多个移位寄存器单元,走线区设置有控制移位寄存器单元的多根信号线,至少一根信号线为第一信号线,第一信号线与移位寄存器单元通过第一连接线连接,移位寄存器单元包括与第一连接线连接的第一连接端;阵列基板包括依次层叠设置的栅极层、栅绝缘层、源漏金属层、钝化层和电极层;第一连接端位于栅极层,第一信号线位于栅极层或源漏金属层,第一连接线包括与电极层同层制作的部分或全部。由于连接线部分或全部在电极层工艺时完成制作,使得在制作钝化层时信号线与GOA单元处于断开的状态,即使发生ESD,ESD也不会进入GOA单元。

    移位寄存器及其驱动方法、栅极驱动电路、显示装置

    公开(公告)号:CN110415664B

    公开(公告)日:2021-10-08

    申请号:CN201910708676.9

    申请日:2019-08-01

    IPC分类号: G09G3/36 G11C19/28

    摘要: 本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置,涉及显示技术领域,能够解决因上拉节点的电位不足而导致的输出异常的问题;该移位寄存器包括上拉节点,移位寄存器还包括:补偿子电路和输出子电路;输出子电路与上拉节点、时钟信号端、信号输出端连接;输出子电路配置为:在上拉节点的控制下,将时钟信号端的电压输出至信号输出端;补偿子电路与上拉节点、时钟信号端、信号输出端连接;补偿子电路配置为:在上拉节点和时钟信号端的电压的控制下,将信号输出端的电压输出至上拉节点。

    复位电路、移位寄存器单元、栅极驱动电路、显示装置以及驱动方法

    公开(公告)号:CN108630155A

    公开(公告)日:2018-10-09

    申请号:CN201710181053.1

    申请日:2017-03-24

    IPC分类号: G09G3/36 G11C19/28

    摘要: 本公开提供了一种针对移位寄存器单元的复位电路、移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。其中,所述复位电路包括:第一调节控制单元,其输入端经由接地输入端接收地线信号,控制端接收第一控制信号,输出端连接到第一节点;第二调节控制单元,其输入端经由调节信号输入端接收调节信号,控制端接收第二控制信号,输出端连接到所述第一节点;存储单元,其第一端连接到所述第一节点,第二端连接到第二节点,该第二节点连接在用于接收复位信号的复位信号输入端和所述移位寄存器单元的用于接收复位输入的晶体管之间。

    一种彩膜基板及其制备方法、显示面板和显示装置

    公开(公告)号:CN106249468B

    公开(公告)日:2023-04-18

    申请号:CN201610941354.5

    申请日:2016-11-01

    发明人: 张杨 吴鹏 冯伟

    IPC分类号: G02F1/1335

    摘要: 本发明提供一种彩膜基板及其制备方法、显示面板和显示装置。该彩膜基板包括衬底和设置在衬底上的彩膜层,彩膜基板包括多个区域,多个区域相拼接;沿区域的拼接方向,各个区域均包括对应拼缝处的拼接区域和远离拼缝处的中心区域;对应分布在中心区域的彩膜层至少局部厚度大于对应分布在拼接区域的彩膜层的厚度,且其厚度差小于等于用于与彩膜基板对盒的阵列基板上对应拼接区域的金属膜层和对应中心区域的金属膜层的厚度差。该彩膜基板能够相对减小拼接区域和中心区域各自与阵列基板的对盒间隙差异,从而相对减小对应拼接区域和对应中心区域的光线透过率偏差,进而减小两个区域的色差,改善了盒间隙不均所导致的画质不良。

    阵列基板、显示面板及显示装置
    8.
    发明公开

    公开(公告)号:CN114002885A

    公开(公告)日:2022-02-01

    申请号:CN202111280663.X

    申请日:2021-10-29

    发明人: 冯伟 吴鹏 钱勇

    摘要: 本申请实施例提供一种阵列基板、显示面板及显示装置,阵列基板包括单元区以及位于单元区一侧的走线区,单元区设置有级联的多个移位寄存器单元,走线区设置有控制移位寄存器单元的多根信号线,至少一根信号线为第一信号线,第一信号线与移位寄存器单元通过第一连接线连接,移位寄存器单元包括与第一连接线连接的第一连接端;阵列基板包括依次层叠设置的栅极层、栅绝缘层、源漏金属层、钝化层和电极层;第一连接端位于栅极层,第一信号线位于栅极层或源漏金属层,第一连接线包括与电极层同层制作的部分或全部。由于连接线部分或全部在电极层工艺时完成制作,使得在制作钝化层时信号线与GOA单元处于断开的状态,即使发生ESD,ESD也不会进入GOA单元。