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公开(公告)号：CN110390967A
公开(公告)日：2019-10-29
申请号：CN201910307644.8
申请日：2019-04-17
Applicant: 力旺电子股份有限公司
Abstract: 一种差分式非易失性内存电路。差分式非易失性内存电路包括差分式感测电路、差分数据线对、内存晶包数组以及差分位线对。差分式感测电路具有差分输入端对以及差分输出端对。差分数据线对电性连接至差分式感测电路的差分输入端对。内存晶包数组具有至少一个差分式非易失性内存晶胞，用以存储数据。差分位线对电性连接在内存晶包数组与差分数据线对之间。在内存晶包数组的读取操作阶段，当差分式感测电路的差分输出端对的逻辑状态开始不同时，差分数据线对与差分式感测电路断开连接。
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公开(公告)号：CN106981304A
公开(公告)日：2017-07-25
申请号：CN201710026008.9
申请日：2017-01-13
Applicant: 力旺电子股份有限公司
Inventor： 柏正豪
Abstract: 一种驱动电路包括驱动级，内有第一电平切换器与第二电平切换器。第一电平切换器，具有第一输入端接收第一控制信号，第一反相输入端接收反相的第一控制信号，第一输出端与第二输出端。第二电平切换器，具有第二输入端接收第二控制信号，第二反相输入端接收反相的第二控制信号，第三输出端与第四输出端。其中该第一输出端直接连接至该第三输出端，用以产生输出信号，且该第二输出端直接连接至该第四输出端，用以产生反相的输出信号。其中，该第一电平切换器与该第二电平切换器的其中之一根据致能信号组，操作于第一操作模式。
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公开(公告)号：CN103078618B
公开(公告)日：2015-08-12
申请号：CN201110329202.7
申请日：2011-10-26
Applicant: 力旺电子股份有限公司
IPC: H03K17/687
Abstract: 一种电压开关电路，该电压开关电路中利用低掺杂(Lightly Doped)PMOS晶体管来承受高电压应力，使得NMOS晶体管不会承受高电压应力，由于而低掺杂PMOS晶体管兼容于逻辑电路制程，因此电压开关电路可在逻辑电路制程下来完成。
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公开(公告)号：CN107017023A
公开(公告)日：2017-08-04
申请号：CN201710040607.6
申请日：2017-01-18
Applicant: 力旺电子股份有限公司
Abstract: 本发明公开了一种存储阵列，包括多个存储分页，每一存储分页包括多个存储单元，每一存储单元包括浮接栅极模块、控制组件及清除组件。浮接栅极模块设置于第一井区、清除组件设置于第二井区，而控制组件设置于第三井区。第一井区、第二井区及第三井区设置于相同的深参杂区，且多个存储分页中的存储单元都设置于相同的深参杂区。因此，深参杂区之间的隔离空间规则就不会造成存储阵列的面积限制，使得存储阵列的面积能够降低。
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公开(公告)号：CN106981311A
公开(公告)日：2017-07-25
申请号：CN201610555070.2
申请日：2016-07-14
Applicant: 力旺电子股份有限公司
Inventor： 柏正豪
IPC: G11C16/30 , G11C16/12 , H03K17/687
Abstract: 一种电压切换电路，连接至一非易失性存储器的一存储器胞。在该非易失性存储器的一编程模式且该存储器胞为一选定存储器胞时，在二输出端皆提供一高电压。在该非易失性存储器的该编程模式且该存储器胞为一未选定存储器胞时，在二输出端提供一中间电压与一接地电压。在该非易失性存储器的一抹除模式且该存储器胞为该选定存储器胞时，在二输出端提供该高电压与该接地电压。在该非易失性存储器的该抹除模式且该存储器胞为该未选定存储器胞时，在二输出端提供该接地电压。在一读取模式时，在二输出端皆提供一读取电压。
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Patent Agency Ranking
公开(公告)号：CN112397114B
公开(公告)日：2024-08-06
申请号：CN202010805135.0
申请日：2020-08-12
Applicant: 力旺电子股份有限公司
Inventor： 柏正豪
Abstract: 一种非易失性存储器，包括：一存储单元阵列、一列选择电路、一控制电路、一感测电路、一验证电路。列选择电路连接于该存储单元阵列与多条数据线。控制电路连接至该存储单元阵列与该列选择电路。该控制电路可决定该存储单元阵列中的多个选定存储单元，并经由该列选择电路将该些选定存储单元连接至该些数据线。感测电路连接至该些数据线。于进行一读取动作时，控制电路提供预充电信号与致能信号至感测电路，使得感测电路产生多个输出信号用以代表选定存储单元的储存状态。验证电路接收多个写入数据与输出信号，并产生多个验证信号。
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公开(公告)号：CN112397114A
公开(公告)日：2021-02-23
申请号：CN202010805135.0
申请日：2020-08-12
Applicant: 力旺电子股份有限公司
Inventor： 柏正豪
Abstract: 一种非易失性存储器，包括：一存储单元阵列、一列选择电路、一控制电路、一感测电路、一验证电路。列选择电路连接于该存储单元阵列与多条数据线。控制电路连接至该存储单元阵列与该列选择电路。该控制电路可决定该存储单元阵列中的多个选定存储单元，并经由该列选择电路将该些选定存储单元连接至该些数据线。感测电路连接至该些数据线。于进行一读取动作时，控制电路提供预充电信号与致能信号至感测电路，使得感测电路产生多个输出信号用以代表选定存储单元的储存状态。验证电路接收多个写入数据与输出信号，并产生多个验证信号。
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公开(公告)号：CN106981309B
公开(公告)日：2020-02-14
申请号：CN201610628752.1
申请日：2016-08-03
Applicant: 力旺电子股份有限公司
Abstract: 本发明公开了一种存储阵列，存储阵列包括复数个存储分页，每一存储分页包括复数个存储比特组，每一存储比特组包括复数个存储单元。每一存储单元包括浮接栅极模块、控制元件及清除元件。位在同一行的复数个存储比特组耦接至相同的清除线，而位在相异行的复数个存储比特组耦接至相异的复数条清除线。因此存储阵列能够支持比特组操作，且位在相同比特组的存储单元还可共享相同的井区。存储阵列的面积会降低，也能够更有弹性地支持各种操作。
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公开(公告)号：CN106981309A
公开(公告)日：2017-07-25
申请号：CN201610628752.1
申请日：2016-08-03
Applicant: 力旺电子股份有限公司
Abstract: 本发明公开了一种存储阵列，存储阵列包括复数个存储分页，每一存储分页包括复数个存储比特组，每一存储比特组包括复数个存储单元。每一存储单元包括浮接栅极模块、控制元件及清除元件。位在同一行的复数个存储比特组耦接至相同的清除线，而位在相异行的复数个存储比特组耦接至相异的复数条清除线。因此存储阵列能够支持比特组操作，且位在相同比特组的存储单元还可共享相同的井区。存储阵列的面积会降低，也能够更有弹性地支持各种操作。
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公开(公告)号：CN105280230A
公开(公告)日：2016-01-27
申请号：CN201410794609.0
申请日：2014-12-18
Applicant: 力旺电子股份有限公司
Inventor： 柏正豪
IPC: G11C16/12
CPC classification number: G11C5/145 , G11C16/12 , G11C16/14 , G11C16/28 , G11C16/30 , H02M1/14 , H02M3/07 , H03K17/687
Abstract: 一种电压切换电路，包括：多个晶体管、第一控制电路与第二控制电路。第一晶体管的源极连接至一第一电压源，栅极连接至一节点b1。第二晶体管的源极连接至该第一晶体管的漏极，栅极接收一致能信号，漏极连接至一节点b2。第三晶体管的源极连接至该节点b2，栅极连接至一第二电压源，漏极连接至输出端。第一控制电路，连接至该节点b1；而第二控制电路，连接至该输出端。
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