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公开(公告)号：CN113505560B
公开(公告)日：2023-10-03
申请号：CN202110691125.3
申请日：2021-06-22
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F30/394 , G06F30/398
摘要： 本发明涉及一种FPGA布线拥塞预测方法及系统，包括：首先将FPGA布线拥塞预测问题建模为图像转换问题；根据所述图像转换问题，提取出所需要的特征信息参数；定义循环一致性生成对抗网络模型对所述图像转换问题进行求解，得到布线拥塞预测的结果。通过本发明所设计的FPGA布线拥塞预测方法及系统，可以在布局阶段根据一系列的中间及结果文件，对布线拥塞的结果进行精准预测，从而降低布线迭代所需耗费的时间，进一步提升FPGA EDA工具的工作效率，为FPGA的健康可持续发展提供有力支撑。
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公开(公告)号：CN116796678A
公开(公告)日：2023-09-22
申请号：CN202310768580.8
申请日：2023-06-27
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F30/347 , G06F30/343 , G06F111/06
摘要： 一种基于解析式技术的FPGA布局方法，首先对综合后的网表文件进行解析，完成对网表文件中所包含的逻辑单元的提取。将逻辑单元的布局问题建模为半周线长的二次优化问题进行求解，得到逻辑单元的初始位置坐标。在此基础上，通过建立源割以及目标割间的映射关系，完成对逻辑单元位置合法化的操作，得到逻辑单元最终的布局位置，最终将布局结果按照特定的格式输出到布局结果文件中。本发明利用解析式方法完成对FPGA逻辑单元的自动布局，能够大幅度提升布局方法的运行效率。
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公开(公告)号：CN112034331B
公开(公告)日：2023-04-18
申请号：CN202010826182.3
申请日：2020-08-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G01R31/317 , G01R31/319
摘要： 一种基于FPGA的电路模块测试方法，包括步骤：1)获取目标电路模块的电路网表；2)获取测试电路模块的电路网表；3)根据目标电路模块的电路网表和测试电路模块的电路网表生成整体电路模块的电路网表，具体为：将测试电路模块的测试端口对应连接到目标电路模块的硬宏单元上，同时删除测试电路模块对应的硬宏单元；或将目标电路模块的测试端口对应连接到测试电路模块的硬宏单元上，同时删除目标电路模块对应的硬宏单元；4)使用步骤3)获得的整体电路模块的电路网表，对所述目标电路模块进行测试。本发明模拟了FPGA中IP核等电路模块通常作为整体电路的一部分的真实使用环境，从而使测试结果更准确。
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公开(公告)号：CN112034331A
公开(公告)日：2020-12-04
申请号：CN202010826182.3
申请日：2020-08-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G01R31/317 , G01R31/319
摘要： 一种基于FPGA的电路模块测试方法，包括步骤：1)获取目标电路模块的电路网表；2)获取测试电路模块的电路网表；3)根据目标电路模块的电路网表和测试电路模块的电路网表生成整体电路模块的电路网表，具体为：将测试电路模块的测试端口对应连接到目标电路模块的硬宏单元上，同时删除测试电路模块对应的硬宏单元；或将目标电路模块的测试端口对应连接到测试电路模块的硬宏单元上，同时删除目标电路模块对应的硬宏单元；4)使用步骤3)获得的整体电路模块的电路网表，对所述目标电路模块进行测试。本发明模拟了FPGA中IP核等电路模块通常作为整体电路的一部分的真实使用环境，从而使测试结果更准确。
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公开(公告)号：CN113886158B
公开(公告)日：2024-04-02
申请号：CN202111145489.8
申请日：2021-09-28
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/22 , G06F11/263
摘要： 本发明涉及一种自动化的FPGA故障注入测试系统以及方法，该方法包括通过上位机软件读取待测电路文件；提取其中的输入输出信号等用户设计相关的信息；根据提取的信息自动生成用户设计控制电路，并与预定义的故障注入控制电路进行互连结合，自动生成完整的故障注入系统文件；通过Tcl脚本自动执行下位机硬件的综合实现过程；从而实现故障注入系统的自动化生成。本发明降低了故障注入系统的开发难度和使用门槛，节省了手工搭建故障注入系统的繁琐，使得设计人员无需深入研究复杂的FPGA设计方法，无需具备电路设计基础，即可方便进行故障注入系统的开发与搭建，提升了故障注入系统的使用范围，设计人员可以快速便捷地评估FPGA电路的可靠性。
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公开(公告)号：CN117131811A
公开(公告)日：2023-11-28
申请号：CN202311035740.4
申请日：2023-08-16
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F30/30 , G06F115/12
摘要： 本发明涉及一种面向Verilog中Case语句的综合方法，首先对器件工艺库和包含Case语句的网表文件进行解析，得到描述Case语句的数据矩阵和地址矩阵，并构建保留“default”项的矩阵MatD和将“default”项展开的矩阵MatE；根据当前Case语句的规模，确定分解策略并分解；循环直至Case语句分解完毕，最后对分解得到的网络进行通用优化，并输出网表文件。本发明能够有效处理不同规模的Case语句，在给定工艺下，减小门级网表的延迟和面积，提升网表运行效率。
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公开(公告)号：CN116886275A
公开(公告)日：2023-10-13
申请号：CN202310484311.9
申请日：2023-04-28
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC分类号： H04L9/08
摘要： 本发明属于FPGA安全领域，具体涉及一种FPGA比特流加解密系统安全性评估的方法和装置，旨在解决现有的FPGA芯片存在加密比特流被解析的风险，若无法有效检测，会造成极大的安全性隐患的问题。本发明方法包括：获取加密比特流，作为第一比特流；基于明文比特流中各子功能对应的位置，对第一比特流进行密文修改，得到第二比特流；对第二比特流进行解密，并读取解密后的第二比特流的片段，作为第三比特流；将第三比特流与明文比特流进行比对，根据比对结果得到目标FPGA芯片其对应的比特流加解密系统的安全性。本发明实现了对FPGA芯片中可能被解析的加密比特流的有效检测，即评估，提升了FPGA芯片的安全性。
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公开(公告)号：CN115080318A
公开(公告)日：2022-09-20
申请号：CN202210674247.6
申请日：2022-06-14
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/22 , G06F11/263 , G11C19/28
摘要： 本发明提供了一种FPGA故障注入与故障定位方法、装置、设备、存储介质，方法包括：获取用户设计所使用FPGA中资源的Tile级坐标；利用FPGA的特征参数将资源的Tile级坐标转化为相应的帧地址和起始位偏移；对所使用资源的配置位进行逐位翻转注入，并记录每一配置位注入之后FPGA输出的数据；根据FPGA输出的数据确定会导致FPGA功能异常的配置位，反推出所有由于故障注入而出错的Tile级资源坐标，进而反推出资源对应的用户设计。本发明通过通用的Tile级资源坐标转化方式，使故障注入与故障定位适用于不同型号的SRAM型FPGA，大大提高了通用性，并且根据故障注入之后的结果信息能够自动反推出敏感的用户设计，方便设计人员对FPGA设计的可靠性进行评估，为后续的加固措施提供依据。
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公开(公告)号：CN114970422A
公开(公告)日：2022-08-30
申请号：CN202210333437.1
申请日：2022-03-30
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F30/347
摘要： 本发明属于集成电路领域，具体涉及一种基于强化学习的FPGA布局方法:首先,根据输入的网表文件，提取出FPGA设计电路中所包含的逻辑单元，进而完成逻辑单元的初始化布局操作；针对传统模拟退火方法布局收敛慢的问题，提出了多种搜索区域构建方法，能够有效提升布局解空间的搜索效率；在此基础上，提出了一种基于强化学习的最优搜索区域选择方法，能够自适应地选择出最优的搜索区域执行逻辑单元的交换操作。该布局方法能够在保持所需要的线长与关键路径延时的情形下，大幅度降低FPGA布局所需花费的时间。
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公开(公告)号：CN113505561A
公开(公告)日：2021-10-15
申请号：CN202110738637.0
申请日：2021-06-30
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F30/394 , G06F30/398
摘要： 本发明涉及一种软错误感知的FPGA布局布线方法，先完成对FPGA内布线资源发生的软错误的分析与建模；基于对软错误模型的研究，在布局布线过程中引入抗辐射因子，增加布局布线方法的软错误感知能力；针对布局过程中因随机过程和迭代而导致的收敛慢的问题，使用直接过程加强化学习的方法对布局流程进行优化，使布局过程更加智能高效；针对布线速度慢的问题，在新型重布线策略的基础上对不同特征的线网进行递归划分，进而采取不同的并行布线策略完成并行布线过程。该布局布线方法具有软错误感知的能力，可以缓解因FPGA内布线资源发生软错误而对电路性能造成的影响，同时能够在增加系统智能化程度的基础上，降低系统编译时间。
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