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公开(公告)号：CN113505561B
公开(公告)日：2024-11-05
申请号：CN202110738637.0
申请日：2021-06-30
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F30/394 , G06F30/398
摘要： 本发明涉及一种软错误感知的FPGA布局布线方法，先完成对FPGA内布线资源发生的软错误的分析与建模；基于对软错误模型的研究，在布局布线过程中引入抗辐射因子，增加布局布线方法的软错误感知能力；针对布局过程中因随机过程和迭代而导致的收敛慢的问题，使用直接过程加强化学习的方法对布局流程进行优化，使布局过程更加智能高效；针对布线速度慢的问题，在新型重布线策略的基础上对不同特征的线网进行递归划分，进而采取不同的并行布线策略完成并行布线过程。该布局布线方法具有软错误感知的能力，可以缓解因FPGA内布线资源发生软错误而对电路性能造成的影响，同时能够在增加系统智能化程度的基础上，降低系统编译时间。
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公开(公告)号：CN117879628A
公开(公告)日：2024-04-12
申请号：CN202311557759.5
申请日：2024-03-18
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H04B1/16
摘要： 本发明属于射频接收机系统领域，具体涉及了一种自适应工作模式的宽带解调器，旨在解决现有技术中的宽带解调器直流偏置工作点的稳定性难以保证，无法同步实现高性能和高稳定性的问题。本发明包括：所述低噪声跨导放大器用于获取差分输入信号，并获得差分电流输出信号；所述双平衡无源混频器用于基于所述差分电流输出信号和共模反馈信号，生成变频信号；所述跨阻放大器用于将所述变频信号转换为输出电压；所述自适应偏置跟随器用于根据双平衡无源混频器的工作状态生成共模反馈信号。本发明采用基于低噪声跨导放大器，电流混频器和跨阻放大器的电流模解调器架构，减少了多余的跨导转换步骤，提升了解调器的线性度性能。
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公开(公告)号：CN113886158B
公开(公告)日：2024-04-02
申请号：CN202111145489.8
申请日：2021-09-28
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/22 , G06F11/263
摘要： 本发明涉及一种自动化的FPGA故障注入测试系统以及方法，该方法包括通过上位机软件读取待测电路文件；提取其中的输入输出信号等用户设计相关的信息；根据提取的信息自动生成用户设计控制电路，并与预定义的故障注入控制电路进行互连结合，自动生成完整的故障注入系统文件；通过Tcl脚本自动执行下位机硬件的综合实现过程；从而实现故障注入系统的自动化生成。本发明降低了故障注入系统的开发难度和使用门槛，节省了手工搭建故障注入系统的繁琐，使得设计人员无需深入研究复杂的FPGA设计方法，无需具备电路设计基础，即可方便进行故障注入系统的开发与搭建，提升了故障注入系统的使用范围，设计人员可以快速便捷地评估FPGA电路的可靠性。
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公开(公告)号：CN112596743B
公开(公告)日：2024-04-02
申请号：CN202011451796.4
申请日：2020-12-09
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F8/61
摘要： 本发明涉及基于JTAG接口的军用FPGA通用重构电路，该重构电路设计有4个输入管脚、4个输出管脚，可分别与FPGA、CPLD、PROM的管脚连接，接收上位机指令，通过JTAG接口对链路中的FPGA、CPLD、PROM进行回读IDCODE操作，确定器件型号，根据上位机指令，通过JTAG接口对选中器件进行擦除、编程、回读、校验，通过本发明中的重构电路，实现设计产品装机后现场变更系统中FPGA、CPLD设计程序的目的，有效减少产品的外部接口，延长调试线缆的距离，提高装机产品的现场调试效率。
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公开(公告)号：CN117793062A
公开(公告)日：2024-03-29
申请号：CN202311511317.7
申请日：2023-11-14
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
摘要： 本发明属于集成电路设计技术领域，具体涉及一种适用于可扩展系统的高可靠Chiplet互连网络架构，旨在解决Chiplet传统的互连技术面临着信号延迟、可扩展性和故障容错的问题。本系统包括：互连一致性存储结构、片上互连网络、层次化外设空间及多个高速互连接口；高速互连接口，包括协议层、数据链路层和物理层；互连一致性存储结构包括多个分布式Cache；各分布式Cache与对应的高速互联接口连接；片上互连网络包括多个具有数据传输层级关系的路由器节点；层次化外设空间，包括高速存储空间、高速外设空间、低速外设空间。本发明解决了Chiplet传统互联技术存在的问题，提升了可扩展系统的性能。
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公开(公告)号：CN117789780A
公开(公告)日：2024-03-29
申请号：CN202311465910.2
申请日：2023-11-06
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
摘要： 一种片上大容量双端口同步存储器，包括端口控制器、时钟控制器、地址译码器、读写控制器、三个存储阵列、一个带时钟反馈的存储阵列。端口控制器接收两个端口的输入数据、地址、写使能等信号，将其转换为内部信号，将内部输出信号转换为两个端口输出数据；时钟控制器用于接收时钟，产生内部时钟；地址译码器用于将内部地址信号转换为字线驱动信号和读写控制信号；读写控制器用于接收读写控制信号，将内部输入信号写入存储阵列，或将存储阵列中的数据读出为内部输出信号；四个存储阵列用于存储数据，同时提供时钟反馈通路。本发明能够内部产生时序信号，实现两个端口同步读写，具有灵活、面积小、大容量等优点，可实现片上海量数据缓存等应用场景。
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公开(公告)号：CN117713715A
公开(公告)日：2024-03-15
申请号：CN202311559448.2
申请日：2023-11-21
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明属于射频收发电子技术领域，具体涉及了一种高集成度低直流失调的高带宽精度跨阻放大器，旨在解决现有技术中直流失调补偿电路、增益控制电路和带宽校准调谐电路分别独立工作，集成度不足的问题。本发明包括：跨阻放大器内核，实现模数转换的滤波和采样链路的带宽校准和精确调谐；量化器，在开关闭合时，量化跨阻放大器内核差分输出的单端输出电压以及差分输出电压；反馈网络，控制电流生成模块生成注入电流以及抽取电流，以及控制跨阻放大器内核；电流生成模块，生成注入电流以及抽取电流；开关，控制跨阻放大器的工作模式。本发明提供了一种利用单环反馈网络同时补偿直流失调、控制增益、校准带宽的跨阻放大器结构。
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公开(公告)号：CN117131811A
公开(公告)日：2023-11-28
申请号：CN202311035740.4
申请日：2023-08-16
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F30/30 , G06F115/12
摘要： 本发明涉及一种面向Verilog中Case语句的综合方法，首先对器件工艺库和包含Case语句的网表文件进行解析，得到描述Case语句的数据矩阵和地址矩阵，并构建保留“default”项的矩阵MatD和将“default”项展开的矩阵MatE；根据当前Case语句的规模，确定分解策略并分解；循环直至Case语句分解完毕，最后对分解得到的网络进行通用优化，并输出网表文件。本发明能够有效处理不同规模的Case语句，在给定工艺下，减小门级网表的延迟和面积，提升网表运行效率。
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公开(公告)号：CN116886275A
公开(公告)日：2023-10-13
申请号：CN202310484311.9
申请日：2023-04-28
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC分类号： H04L9/08
摘要： 本发明属于FPGA安全领域，具体涉及一种FPGA比特流加解密系统安全性评估的方法和装置，旨在解决现有的FPGA芯片存在加密比特流被解析的风险，若无法有效检测，会造成极大的安全性隐患的问题。本发明方法包括：获取加密比特流，作为第一比特流；基于明文比特流中各子功能对应的位置，对第一比特流进行密文修改，得到第二比特流；对第二比特流进行解密，并读取解密后的第二比特流的片段，作为第三比特流；将第三比特流与明文比特流进行比对，根据比对结果得到目标FPGA芯片其对应的比特流加解密系统的安全性。本发明实现了对FPGA芯片中可能被解析的加密比特流的有效检测，即评估，提升了FPGA芯片的安全性。
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公开(公告)号：CN116861971A
公开(公告)日：2023-10-10
申请号：CN202310769714.8
申请日：2023-06-27
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC分类号： G06N3/063 , G06N3/10 , G06N3/0464 , G06F13/28 , G06F15/78
摘要： 本发明属于嵌入式处理器固件技术领域，具体涉及一种面向神经网络处理器的高效固件运行系统，旨在解决现有的神经网络处理器的固件部署速度慢、占用空间大以及对神经网络编译器编译后生成的文件处理效率低的问题。本系统包括：文件预处理单元，配置为获取神经网络编译器编译后生成的文件并预处理，得到预处理文件；嵌入式硬件平台，配置为将预处理文件存储至设定内存地址；高效固件，配置为读取预处理文件并解析，获取神经网络模型对应的算子流文件，并通过预构建的算子执行高效优化方法顺序执行各算子，直至完成一次完整的神经网络模型的计算。本发明提升了对神经网络编译器编译后生成的文件处理效率，提高了固件部署速度，并减小了占用空间。
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