一种Virtex-7系列FPGA中关键功能模块的测试方法

    公开(公告)号:CN118275871A

    公开(公告)日:2024-07-02

    申请号:CN202211709123.3

    申请日:2022-12-29

    IPC分类号: G01R31/317

    摘要: 本发明涉及一种Virtex‑7系列FPGA中关键功能模块的测试方法,属于FPGA测试技术领域,解决了现有Virtex‑7系列FPGA测试过程测试过程复杂、测试周期长的问题。该测试方法包括:ATE向待测FPGA发送一个功能模块的配置指令,控制待测FPGA在主SPI模式下载入该功能模块的可执行BIT流文件,并执行该功能模块的配置;在所述CLB功能模块和BRAM功能模块的可执行BIT流文件中进行级联配置;在所述DSP功能模块和PLL功能模块的可执行BIT流文件中进行片选配置;ATE向待测FPGA发送该功能模块的测试指令,控制待测FPGA执行该功能模块的测试,并输出该功能模块的测试观测信号;ATE基于采集到的该功能模块的测试观测信号判断该功能模块是否测试通过。

    一种基于ATE的大规模FPGA测试方法
    2.
    发明公开

    公开(公告)号:CN118277231A

    公开(公告)日:2024-07-02

    申请号:CN202211709109.3

    申请日:2022-12-29

    IPC分类号: G06F11/36 G06F11/22

    摘要: 本发明涉及一种基于ATE的大规模FPGA测试方法,属于FPGA测试技术领域,解决了大规模FPGA测试过程中存在的硬件测试系统速度不够、软件配置方法不成熟的问题。该方法包括:编写适配于待测FPGA的功能模块的配置程序,并固化在配置FLASH中;待测FPGA和配置FLASH上电,待测FPGA从配置FLASH中载入前置BIT流文件,并进行前置配置;ATE选定功能模块,向待测FPGA发送该功能模块的配置指令,控制待测FPGA在主SPI模式下执行:从配置FLASH中载入该功能模块的可执行BIT流文件,并执行该功能模块的配置;ATE向待测FPGA发送该功能模块的测试指令,控制待测FPGA执行该功能模块的测试,并输出测试观测信号;ATE基于采集到的该功能模块的测试观测信号判断该功能模块是否测试通过。

    一种Virtex-7系列FPGA的配置和测试方法

    公开(公告)号:CN118277168A

    公开(公告)日:2024-07-02

    申请号:CN202211709132.2

    申请日:2022-12-29

    IPC分类号: G06F11/22 G06F11/36

    摘要: 本发明涉及一种Virtex‑7系列FPGA的配置和测试方法,属于FPGA测试技术领域,解决了现有Virtex‑7系列FPGA测试过程中存在的软件配置方法不成熟的问题。该方法包括:编写适配于待测FPGA的功能模块的配置程序,并将所述配置程序固化在所述待测FPGA的配置FLASH中;所述配置程序包括前置BIT流文件、以及每一功能模块的可执行BIT流文件;待测FPGA和配置FLASH上电,待测FPGA从配置FLASH中载入前置BIT流文件,并进行前置配置;ATE选定功能模块,向待测FPGA发送该功能模块的配置指令及测试指令,控制待测FPGA在主SPI模式下执行该功能模块的配置和测试过程,并输出该功能模块的测试观测信号;ATE基于采集到的测试观测信号判断该功能模块是否测试通过。

    一种基于RX和TX的CAN总线控制器测试方法

    公开(公告)号:CN111104272B

    公开(公告)日:2023-04-18

    申请号:CN201911260122.3

    申请日:2019-12-10

    IPC分类号: G06F11/22

    摘要: 本发明涉及一种基于RX和TX的CAN总线控制器测试方法,属于电子元器件检测技术领域,解决了现有技术中缺少能够实现较为全面的CAN总线控制器测试的问题。基于RX和TX的CAN总线控制器测试方法,所述方法包括以下步骤:获取当前测试模式并进入相应的工作模式;所述当前测试模式为报文发送测试模式、报文接收测试模式、睡眠测试模式、发送错误验证测试模式、接收错误验证测试模式或节点关闭测试模式;通过CAN总线控制器RX端构建对应该工作模式的CAN总线环境,在所述对应该工作模式的CAN总线环境下进行对所述CAN总线控制器在相应工作模式下的测试。该方法充分利用CAN总线控制器的RX端,为芯片营造CAN真实工作环境,以完成对芯片相应功能的测试。

    一种NOR FLASH存储器功能测试方法
    5.
    发明公开

    公开(公告)号:CN115206408A

    公开(公告)日:2022-10-18

    申请号:CN202110382692.0

    申请日:2021-04-09

    IPC分类号: G11C29/18 G11C29/38

    摘要: 本发明提供了一种NOR FLASH存储器功能测试方法,对支持串行输入串行输出和串行输入并行输出逻辑功能测试方法的待测存储器,确定逻辑功能测试用的写入指令或读取指令的使用方法;选择功能测试类型及所用到的目标数据,对待测存储器的管脚进行分组定义;采用串入单出、串入双出、串入四出的方式执行对存储器的写入数据与读取数据的操作,实现对存储器功能测试。本发明所实现的对存储器的功能测试方法,能够更加全面、灵活、高效率地验证器件的功能。

    用于FPGA测试的实时配置方法

    公开(公告)号:CN108205106B

    公开(公告)日:2020-09-08

    申请号:CN201611170738.8

    申请日:2016-12-16

    IPC分类号: G01R31/3185

    摘要: 本发明提供一种用于FPGA测试的实时配置方法,包括:步骤S101,建立FPGA与测试系统的电连接;步骤S102,将USB‑Blaster与测试系统进行连接,并将FPGA的JTAG接口与所述USB‑Blaster进行连接;步骤S103,调用配置子程序,选择USB‑Blaster下载配置文件;步骤S104,查找相应配置文件,启动配置操作;步骤S105,进行测试操作,测试完成后判断是否还有待测资源,如果有,则执行步骤S103。

    一种基于RX和TX的CAN总线控制器测试方法

    公开(公告)号:CN111104272A

    公开(公告)日:2020-05-05

    申请号:CN201911260122.3

    申请日:2019-12-10

    IPC分类号: G06F11/22

    摘要: 本发明涉及一种基于RX和TX的CAN总线控制器测试方法,属于电子元器件检测技术领域,解决了现有技术中缺少能够实现较为全面的CAN总线控制器测试的问题。基于RX和TX的CAN总线控制器测试方法,所述方法包括以下步骤:获取当前测试模式并进入相应的工作模式;所述当前测试模式为报文发送测试模式、报文接收测试模式、睡眠测试模式、发送错误验证测试模式、接收错误验证测试模式或节点关闭测试模式;通过CAN总线控制器RX端构建对应该工作模式的CAN总线环境,在所述对应该工作模式的CAN总线环境下进行对所述CAN总线控制器在相应工作模式下的测试。该方法充分利用CAN总线控制器的RX端,为芯片营造CAN真实工作环境,以完成对芯片相应功能的测试。

    一种CAN总线控制器测试方法

    公开(公告)号:CN110941218A

    公开(公告)日:2020-03-31

    申请号:CN201911258666.6

    申请日:2019-12-10

    IPC分类号: G05B19/042

    摘要: 本发明涉及一种CAN总线控制器测试方法,属于电子元器件检测技术领域,解决了现有技术中缺少能够实现较为全面的CAN总线控制器测试的问题。CAN总线控制器测试方法,所述方法包括以下步骤:获取当前测试模式并进入相应的工作模式;所述当前测试模式为报文发送测试模式、报文接收测试模式、睡眠测试模式、滤波测试模式、仲裁失效测试模式;通过CAN总线控制器RX端构建对应该工作模式的CAN总线环境,在所述对应该工作模式的CAN总线环境下进行对所述CAN总线控制器在相应工作模式下的测试。该方法充分利用CAN总线控制器的RX端,为芯片营造CAN真实工作环境,以完成对芯片相应功能的测试。

    一种基于ATE的DSP芯片测试系统
    9.
    发明公开

    公开(公告)号:CN115933579A

    公开(公告)日:2023-04-07

    申请号:CN202110960315.0

    申请日:2021-08-20

    IPC分类号: G05B23/02

    摘要: 本发明涉及一种基于ATE的DSP芯片测试系统,属于电子元器件检测技术领域,解决了现有测试系统无法满足高性能DSP测试需求的问题。测试系统包括:配置程序编写模块,用于编写适配待测DSP芯片的测试项目的DSP配置程序;DSP配置程序包括与每一测试项目对应的测试配置子程序;所述DSP配置程序用于对待测DSP芯片进行上电配置;ATE测试设备,包括:指令存储模块,用于存储每一测试项目对应的GPIO测试交互指令;测试控制模块,用于将测试项目对应的GPIO测试交互指令发送至待测DSP芯片,以便待测DSP芯片基于接收到的GPIO测试交互指令,运行所述测试项目对应的测试配置子程序,并输出测试观测信号;测试分析模块,用于基于测试观测信号判断测试项目是否测试通过。

    一种并行测试装置和设计方法
    10.
    发明公开

    公开(公告)号:CN114694741A

    公开(公告)日:2022-07-01

    申请号:CN202011621286.7

    申请日:2020-12-30

    发明人: 刘玏 马成英

    IPC分类号: G11C29/56

    摘要: 本发明提供一种并行测试装置和设计方法,包括待测芯片、测试机台、测试板和测试软件单元,所述的待测芯片有n个,并行安装在所述测试板上,所述测试板上设置有n个待测芯片安装位置,保证每个测试芯片的管脚与测试通道连接,从而实现每个测试芯片的管脚与所述的测试机台连接;所述的测试机台为测试芯片提供测试的电信号、数据的传输和测试软件单元安装的载体;所述的测试软件单元提供每个待测芯片的测试流程,并判断每个测试芯片的状态。本发明能够解决现有芯片检测耗时久、测试设备资源使用率不高等技术问题。