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公开(公告)号：CN101515020B
公开(公告)日：2011-05-04
申请号：CN200910078845.1
申请日：2009-03-05
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： G01R31/3185
摘要： 一种FPGA逻辑资源的内建自测试方法，将FPGA内部逻辑模块按列交替分成左右两半部分，测试时首先将右半部分逻辑块阵列配置为待测电路，其余逻辑块阵列配置为测试向量产生电路和输出响应分析电路，然后将左半部分逻辑块阵列配置为待测电路，其余逻辑块阵列配置为测试向量产生电路和输出响应分析电路，每个过程保持电路结构不变，通过多次配置覆盖所有逻辑资源，测试结果通过内部构建的扫描寄存器链输出。本发明中将所有配置为响应分析电路的逻辑模块按照一维阵列首尾级联起来，简化了自测试结果取回方式，在100％测试覆盖率前提下，减少了FPGA逻辑资源的配置次数，降低了测试成本，增加了测试灵活性，从而提高测试效率。
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公开(公告)号：CN101478308B
公开(公告)日：2011-03-30
申请号：CN200910076330.8
申请日：2009-01-13
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： H03L7/18
摘要： 基于延时锁定环的可配置频率合成电路，包括由鉴相器、控制器、可变延时链组成的延时锁定环、由倍频合成器和分频合成器组成的频率合成器、配置SRAM，鉴相器接收参考时钟和反馈时钟，经鉴相比较后输出比较信号和锁定信号，比较信号和锁定信号经过控制器处理后输出控制电压控制可变延时链产生N个相位时钟输出至频率合成器，倍频合成器和分频合成器在配置SRAM的控制下控制倍频合成器中R/S触发器的置位/复位时间产生倍频时钟信号，控制分频合成器中R/S触发器的置位/复位时间产生分频时钟信号。本发明电路结构简单，通过改变内嵌配置SRAM中的码流值，可以灵活改变频率合成系数从而得到所需的分频倍频系数，可应用于现场可编程逻辑阵列中。
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公开(公告)号：CN101488744B
公开(公告)日：2010-11-10
申请号：CN200910078846.6
申请日：2009-03-05
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： H03K19/0185 , H03K19/003
摘要： 一种可以减小电源线和地线噪声的输出驱动缓冲器，在现有的由单个PMOS晶体管和NMOS晶体管组成的推挽式结构基础上，加入了速率转换控制电路和单脉冲产生电路，速率转换控制电路和单脉冲产生电路并联，速率控制电路通过控制上拉或者下拉开关晶体管的栅极电流来实现对上拉或者下拉开关晶体管开关时间的控制，从而为输出驱动缓冲器提供一个合适的转换速率，避免电源线和地线上的噪声，单脉冲产生电路可以为上拉或者下拉开关晶体管提供一个短暂的脉冲，保证在减小电源线和地线噪声的同时，又不影响输出驱动缓冲器的性能。
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公开(公告)号：CN101126974B
公开(公告)日：2010-11-10
申请号：CN200710175492.8
申请日：2007-09-29
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： G06F7/533
摘要： 一种改进的Booth2乘法器结构，包括两个硬件实现的部分积及对两个部分积相加的加法器，在所述的两个部分积电路的最高两位分别各添加一个添位电路，使乘法器的各个部分积位数一样长，同时部分积数目不增加。本发明具有电路面积小、结构简单规则、对电路性能影响小的特点。
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公开(公告)号：CN100576745C
公开(公告)日：2009-12-30
申请号：CN200810112420.3
申请日：2008-05-23
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： H03K19/0175 , H03K19/0185
摘要： 一种TTL和CMOS兼容式输入缓冲器，包括参考电压产生器和输入缓冲器，输入缓冲器包括至少一级输入反相器，输入反相器包括PMOS管P1和NMOS管N2，PMOS管P1和NMOS管N2的栅极相连作为输入信号Vin的输入端，PMOS管P1的源极接参考电压产生器提供的参考电压VREF；当电路工作在TTL输入模式时，参考电压产生器提供给输入反相器的参考电压VREF在3.3～3.5V之间，输入反相器的翻转点电压为1.4V，使输入噪声容限最大；当电路工作在CMOS输入模式时，参考电压产生器没有静态功耗，参考电压产生器提供给输入反相器的参考电压VREF在4.6～5V之间，输入反相器的翻转点电压为2.5V，以获得最大噪声容限。
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公开(公告)号：CN100576361C
公开(公告)日：2009-12-30
申请号：CN200810112419.0
申请日：2008-05-23
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： G11C29/12
摘要： 一种FPGA内嵌双端口存储器的测试方法，将FPGA中的内嵌双端口存储器全部配置为可选工作模式中的同一种，将同一类端口的输入并行连接到一起作为公共输入端；测试时，先采用March C算法轮流测试两类端口，然后对两类端口同时施加组合向量，进行两端口的关联性故障测试，判断存储器输出的正确性。本发明有效地完成了FPGA内嵌双端口存储器的测试，测试覆盖率达到100%，且合理利用了FPGA中空闲的资源作为检验逻辑，简化了调试过程，减少了输入输出端口，大大提高了测试效率。
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公开(公告)号：CN101286367A
公开(公告)日：2008-10-15
申请号：CN200810112419.0
申请日：2008-05-23
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： G11C29/12
摘要： 一种FPGA内嵌双端口存储器的测试方法，将FPGA中的内嵌双端口存储器全部配置为可选工作模式中的同一种，将同一类端口的输入并行连接到一起作为公共输入端；测试时，先采用March C算法轮流测试两类端口，然后对两类端口同时施加组合向量，进行两端口的关联性故障测试，判断存储器输出的正确性。本发明有效地完成了FPGA内嵌双端口存储器的测试，测试覆盖率达到100％，且合理利用了FPGA中空闲的资源作为检验逻辑，简化了调试过程，减少了输入输出端口，大大提高了测试效率。
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公开(公告)号：CN101282114A
公开(公告)日：2008-10-08
申请号：CN200810112420.3
申请日：2008-05-23
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： H03K19/0175 , H03K19/0185
摘要： 一种TTL和CMOS兼容式输入缓冲器，包括参考电压产生器和输入缓冲器，输入缓冲器包括至少一级输入反相器，输入反相器包括PMOS管P1和NMOS管N2，PMOS管P1和NMOS管N2的栅极相连作为输入信号Vin的输入端，PMOS管P1的源极接参考电压产生器提供的参考电压VREF；当电路工作在TTL输入模式时，参考电压产生器提供给输入反相器的参考电压VREF在3.3～3.5V之间，输入反相器的翻转点电压为1.4V，使输入噪声容限最大；当电路工作在CMOS输入模式时，参考电压产生器没有静态功耗，参考电压产生器提供给输入反相器的参考电压VREF在4.6～5V之间，输入反相器的翻转点电压为2.5V，以获得最大噪声容限。
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公开(公告)号：CN101126974A
公开(公告)日：2008-02-20
申请号：CN200710175492.8
申请日：2007-09-29
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： G06F7/533
摘要： 一种改进的Booth2乘法器结构，包括两个硬件实现的部分积及对两个部分积相加的加法器，在所述的两个部分积电路的最高两位分别各添加一个添位电路，使乘法器的各个部分积位数一样长，同时部分积数目不增加。本发明具有电路面积小、结构简单规则、对电路性能影响小的特点。
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公开(公告)号：CN101551439B
公开(公告)日：2012-02-29
申请号：CN200910078274.1
申请日：2009-02-24
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： G01R31/3185 , G01R31/3187
摘要： 一种FPGA输入输出模块的内建自测试方法，先将FPGA中所有输入输出模块均配置为双向IO缓冲器作为待测电路，FPGA器件中间部分的逻辑资源配置成测试向量产生电路，IO缓冲器周围的逻辑资源配置成扫描链结构的输出响应分析电路，测试时，由测试向量产生电路产生伪随机穷举测试向量向每个待测电路施加测试图形；测试向量施加完成后，启动输出响应分析电路的扫描链工作，输出响应分析电路在测试时钟的控制下输出输入输出模块本次配置的内建自测试结果，直到测试覆盖输入输出模块内部的所有资源。本发明中简化了内建自测试结果取回方式，减少了测试配置次数，在保障100％的测试覆盖率前提下，降低了测试成本，提高了测试效率。
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