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公开(公告)号：CN100576745C
公开(公告)日：2009-12-30
申请号：CN200810112420.3
申请日：2008-05-23
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： H03K19/0175 , H03K19/0185
摘要： 一种TTL和CMOS兼容式输入缓冲器，包括参考电压产生器和输入缓冲器，输入缓冲器包括至少一级输入反相器，输入反相器包括PMOS管P1和NMOS管N2，PMOS管P1和NMOS管N2的栅极相连作为输入信号Vin的输入端，PMOS管P1的源极接参考电压产生器提供的参考电压VREF；当电路工作在TTL输入模式时，参考电压产生器提供给输入反相器的参考电压VREF在3.3～3.5V之间，输入反相器的翻转点电压为1.4V，使输入噪声容限最大；当电路工作在CMOS输入模式时，参考电压产生器没有静态功耗，参考电压产生器提供给输入反相器的参考电压VREF在4.6～5V之间，输入反相器的翻转点电压为2.5V，以获得最大噪声容限。
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公开(公告)号：CN100576361C
公开(公告)日：2009-12-30
申请号：CN200810112419.0
申请日：2008-05-23
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： G11C29/12
摘要： 一种FPGA内嵌双端口存储器的测试方法，将FPGA中的内嵌双端口存储器全部配置为可选工作模式中的同一种，将同一类端口的输入并行连接到一起作为公共输入端；测试时，先采用March C算法轮流测试两类端口，然后对两类端口同时施加组合向量，进行两端口的关联性故障测试，判断存储器输出的正确性。本发明有效地完成了FPGA内嵌双端口存储器的测试，测试覆盖率达到100%，且合理利用了FPGA中空闲的资源作为检验逻辑，简化了调试过程，减少了输入输出端口，大大提高了测试效率。
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公开(公告)号：CN101286367A
公开(公告)日：2008-10-15
申请号：CN200810112419.0
申请日：2008-05-23
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： G11C29/12
摘要： 一种FPGA内嵌双端口存储器的测试方法，将FPGA中的内嵌双端口存储器全部配置为可选工作模式中的同一种，将同一类端口的输入并行连接到一起作为公共输入端；测试时，先采用March C算法轮流测试两类端口，然后对两类端口同时施加组合向量，进行两端口的关联性故障测试，判断存储器输出的正确性。本发明有效地完成了FPGA内嵌双端口存储器的测试，测试覆盖率达到100％，且合理利用了FPGA中空闲的资源作为检验逻辑，简化了调试过程，减少了输入输出端口，大大提高了测试效率。
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公开(公告)号：CN101282114A
公开(公告)日：2008-10-08
申请号：CN200810112420.3
申请日：2008-05-23
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： H03K19/0175 , H03K19/0185
摘要： 一种TTL和CMOS兼容式输入缓冲器，包括参考电压产生器和输入缓冲器，输入缓冲器包括至少一级输入反相器，输入反相器包括PMOS管P1和NMOS管N2，PMOS管P1和NMOS管N2的栅极相连作为输入信号Vin的输入端，PMOS管P1的源极接参考电压产生器提供的参考电压VREF；当电路工作在TTL输入模式时，参考电压产生器提供给输入反相器的参考电压VREF在3.3～3.5V之间，输入反相器的翻转点电压为1.4V，使输入噪声容限最大；当电路工作在CMOS输入模式时，参考电压产生器没有静态功耗，参考电压产生器提供给输入反相器的参考电压VREF在4.6～5V之间，输入反相器的翻转点电压为2.5V，以获得最大噪声容限。
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公开(公告)号：CN101789784A
公开(公告)日：2010-07-28
申请号：CN200910242496.2
申请日：2009-12-15
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： H03L7/08
摘要： 本发明涉及用于延时锁定环的可配置鉴相器，包括配置SRAM、整体复位模块、超前滞后信号产生模块和细调范围鉴别信号产生模块，通过改变内嵌配置SRAM中的数据，针对不同的应用要求设置不同的鉴相精度，实现了细调、粗调的可控制性，同时由于内嵌配置SRAM控制不同的细调启动时刻，使用过程中无需对硬件结构做改变，只需根据要求改变SRAM中的码流，即可调整环路锁定时间，此外超前滞后信号产生单元由两个D触发器及三个RS触发器组成，采样两个输入时钟沿信号并输出二者是超前还是滞后，细调信号产生单元由一个与非门和两个脉冲产生电路组成，用于判断两个时钟相位差是否达到所设定的细调范围，通过控制产生脉冲的宽度，控制细调启动时间。
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公开(公告)号：CN101552034A
公开(公告)日：2009-10-07
申请号：CN200910078907.9
申请日：2009-02-27
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： G11C11/412
摘要： 抗辐射加固FPGA芯片中抗单粒子翻转的存储单元电路，包括两个反相器和两个晶体管，两个反相器交叉连接，通过控制两个晶体管的栅极电压和衬底电位来实现对两个晶体管源极端和漏极端的电阻值的调节，两个晶体管源极端和漏极端电阻的阻值不大于50Ω或不小于1,000Ω。反相器设计方面，在现有的由PMOS管和NMOS管构成的电路中加入了电阻，电阻连接在PMOS晶体管和NMOS晶体管的漏极端之间。本发明通过在反相器中加入电阻，实现了存储单元的抗单粒子翻转，并且本发明的存储电路具有噪声小，功耗低和占用面积小，版图和工艺上容易在抗辐射FPGA芯片设计中实现的优点。
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公开(公告)号：CN102419415B
公开(公告)日：2014-07-02
申请号：CN201110254917.0
申请日：2011-08-31
IPC分类号： G01R31/28
摘要： 本发明公开了一种基于边界扫描电路的TAP接口优化电路，在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至一个或者两个，从而利用JTAG控制器实现访问目标IC中边界扫描电路的功能。本发明适用于需要进行串行操作的边界扫描电路中，实现对目标IC的测试、仿真、调试等功能。尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。
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公开(公告)号：CN102324926B
公开(公告)日：2013-07-17
申请号：CN201110120308.6
申请日：2011-05-10
IPC分类号： H03K19/177
摘要： 本发明公开了一种FPGA无竞争上电配置与重配置的互联矩阵，包括PIPS输入点、PIPS输出点、PIPS双向点、逻辑输入控制器和三态输入控制器。所述PIPS输入点的输入端口通过逻辑输入控制器与连接到互联矩阵的逻辑模块的输出端相连，或通过三态输入控制器与电源或地直接相连；所述PIPS输出点的输出端口与连接到互联矩阵的逻辑模块的输入端相连。所述逻辑输入控制器和三态输入控制器的输出在使能信号的控制下打开或关闭。采用本发明解决了SRAM型FPGA上电、配置和重配置过程中，由于内部信号竞争出现的大电流问题，减轻了上电时电源系统的负载。
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公开(公告)号：CN102340304A
公开(公告)日：2012-02-01
申请号：CN201110254920.2
申请日：2011-08-31
IPC分类号： H03K19/0175 , G01R31/3185
摘要： 本发明介绍了一种TAP接口优化电路，在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至两个或者三个，从而利用JTAG控制器实现访问目标IC中边界扫描电路的功能。本发明适用于需要进行串行操作的边界扫描电路中，实现对目标IC的测试、仿真、调试等功能。尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。
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公开(公告)号：CN105958995B
公开(公告)日：2019-04-02
申请号：CN201610267195.5
申请日：2016-04-27
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/177
摘要： 一种快速启动FPGA的电路和方法，包括配置电路、优先配置可编程逻辑模块、非优先配置可编程逻辑模块，优先配置可编程逻辑模块额外还包括边界隔离电路。该FPGA电路架构的核心是改进FPGA内各类型的可编程逻辑单元的位置分布，将需要快速启动的逻辑资源集中放置，并使用边界隔离电路进行环绕，构成相对独立的优先配置可编程逻辑模块区，以实现特定可编程逻辑模块的快速配置、快速启动，快速进入工作状态；其它的可编程逻辑单元则构成非优先配置可编程逻辑模块区，在FPGA快速启动后再进行配置，使FPGA实现完整的逻辑功能。本发明极大减小整个电子系统上电后到进入可操作状态所需要的时间，在可广泛应用于宇航、航空、汽车等领域的电子系统中。
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