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公开(公告)号：CN102419415B
公开(公告)日：2014-07-02
申请号：CN201110254917.0
申请日：2011-08-31
IPC分类号： G01R31/28
摘要： 本发明公开了一种基于边界扫描电路的TAP接口优化电路，在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至一个或者两个，从而利用JTAG控制器实现访问目标IC中边界扫描电路的功能。本发明适用于需要进行串行操作的边界扫描电路中，实现对目标IC的测试、仿真、调试等功能。尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。
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公开(公告)号：CN102324926B
公开(公告)日：2013-07-17
申请号：CN201110120308.6
申请日：2011-05-10
IPC分类号： H03K19/177
摘要： 本发明公开了一种FPGA无竞争上电配置与重配置的互联矩阵，包括PIPS输入点、PIPS输出点、PIPS双向点、逻辑输入控制器和三态输入控制器。所述PIPS输入点的输入端口通过逻辑输入控制器与连接到互联矩阵的逻辑模块的输出端相连，或通过三态输入控制器与电源或地直接相连；所述PIPS输出点的输出端口与连接到互联矩阵的逻辑模块的输入端相连。所述逻辑输入控制器和三态输入控制器的输出在使能信号的控制下打开或关闭。采用本发明解决了SRAM型FPGA上电、配置和重配置过程中，由于内部信号竞争出现的大电流问题，减轻了上电时电源系统的负载。
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公开(公告)号：CN102340304A
公开(公告)日：2012-02-01
申请号：CN201110254920.2
申请日：2011-08-31
IPC分类号： H03K19/0175 , G01R31/3185
摘要： 本发明介绍了一种TAP接口优化电路，在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至两个或者三个，从而利用JTAG控制器实现访问目标IC中边界扫描电路的功能。本发明适用于需要进行串行操作的边界扫描电路中，实现对目标IC的测试、仿真、调试等功能。尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。
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公开(公告)号：CN102789815B
公开(公告)日：2015-02-11
申请号：CN201210148171.X
申请日：2012-05-10
摘要： 本发明介绍了一种用于FPGA配置的PROM电路架构，采用模块化设计，通过增加特定功能的外围电路，将FLASH存储器设计为可存储FPGA配置数据，并且可适应FPGA不同配置模式需求的PROM电路，最终能够完成边界扫描模式、串行模式或者并行模式下FPGA的独立配置。采用此电路架构的PROM可以通过级联的方式进行容量扩充，并且兼容IEEE 1149.1及IEEE1532边界扫描标准，这极大提升了面向FPGA应用的灵活性。
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公开(公告)号：CN101997539B
公开(公告)日：2012-08-22
申请号：CN201010558127.7
申请日：2010-11-22
IPC分类号： H03K19/20
摘要： 一种可编程逻辑电路，包括4个PMOS管和6个NMOS管，仅使用十个晶体管实现了四种逻辑功能，分别为两个输入信号的与、或、异或、同或逻辑，是搭建系统较常用的四种基本电路。十个晶体管分为三组：第一组由两个NMOS管和两个PMOS管组成，实现与逻辑功能与、同或；第二组由两个NMOS管和两个PMOS管组成，实现逻辑功能或、异或逻辑功能；第三组由两个NMOS管组成，实现二选一多路器，选择最终输出第一组还是第二组的逻辑功能。该电路结构巧妙地利用了两输入与逻辑和同或逻辑以及两输入或逻辑和异或逻辑真值表之间的关系，分别实现了第一组电路和第二组电路结构。传统方法实现与本发明相同的电路功能需要26个晶体管，本发明仅用10个。
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公开(公告)号：CN101997539A
公开(公告)日：2011-03-30
申请号：CN201010558127.7
申请日：2010-11-22
IPC分类号： H03K19/20
摘要： 一种可编程逻辑电路，包括4个PMOS管和6个NMOS管，仅使用十个晶体管实现了四种逻辑功能，分别为两个输入信号的与、或、异或、同或逻辑，是搭建系统较常用的四种基本电路。十个晶体管分为三组：第一组由两个NMOS管和两个PMOS管组成，实现与逻辑功能与、同或；第二组由两个NMOS管和两个PMOS管组成，实现逻辑功能或、异或逻辑功能；第三组由两个NMOS管组成，实现二选一多路器，选择最终输出第一组还是第二组的逻辑功能。该电路结构巧妙地利用了两输入与逻辑和同或逻辑以及两输入或逻辑和异或逻辑真值表之间的关系，分别实现了第一组电路和第二组电路结构。传统方法实现与本发明相同的电路功能需要26个晶体管，本发明仅用10个。
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公开(公告)号：CN102789815A
公开(公告)日：2012-11-21
申请号：CN201210148171.X
申请日：2012-05-10
摘要： 本发明介绍了一种用于FPGA配置的PROM电路架构，采用模块化设计，通过增加特定功能的外围电路，将FLASH存储器设计为可存储FPGA配置数据，并且可适应FPGA不同配置模式需求的PROM电路，最终能够完成边界扫描模式、串行模式或者并行模式下FPGA的独立配置。采用此电路架构的PROM可以通过级联的方式进行容量扩充，并且兼容IEEE 1149.1及IEEE1532边界扫描标准，这极大提升了面向FPGA应用的灵活性。
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公开(公告)号：CN102361451B
公开(公告)日：2013-10-02
申请号：CN201110262577.6
申请日：2011-09-06
IPC分类号： H03K19/177
摘要： 一种FPGA配置电路架构，包括配置存储器、配置中心、分布式列地址译码器、帧数据寄存器、衍生寄存器、行控制电路和多路选择器。通过对传统配置电路架构的改进设计，可将配置数据的帧结构由传统的纵向一位宽物理分布改进为以矩阵形式的物理分布，并且可使用行地址、列地址和辅地址对配置存储单元矩阵寻址，完成单次独立配置。采用此电路架构的FPGA配置方法简化了配置数据的帧长度设置，降低配置指令复杂程度，节约硬件开销；采用此电路架构的FPGA配置方法还能够对FPGA中的可编程逻辑模块进行独立重新配置，而不影响其周围的可编程逻辑模块功能，这为用户的动态重构应用提供节省了宝贵的配置时间，极大提升用户动态重构应用的灵活性。
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公开(公告)号：CN102340304B
公开(公告)日：2013-05-01
申请号：CN201110254920.2
申请日：2011-08-31
IPC分类号： H03K19/0175 , G01R31/3185
摘要： 本发明介绍了一种TAP接口优化电路，在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至两个或者三个，从而利用JTAG控制器实现访问目标IC中边界扫描电路的功能。本发明适用于需要进行串行操作的边界扫描电路中，实现对目标IC的测试、仿真、调试等功能。尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。
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公开(公告)号：CN102419417A
公开(公告)日：2012-04-18
申请号：CN201110236583.4
申请日：2011-08-17
IPC分类号： G01R31/317
摘要： 一种现场可编程逻辑门阵列触发器传播延迟的测试电路，包括振荡器使能电路、被测异步复位触发器链和复位信号选择电路。本发明通过构建一种环形振荡器来实现对FPGA中触发器信号传播延迟的测试，振荡器的环路中包含了一系列被测触发器，特别是采用了一种级联结构，触发器的输出端连接到下一级触发器的时钟端，输出端所产生的上升沿或者下降沿将驱动环振中的下一级触发器，时钟沿穿越环路中每个触发器的时间之和即环振的振荡周期，最大限度地减少了被测延迟以外的干扰，能够比较精确地测量出FPGA中触发器的输出相对于时钟沿的信号传播延迟，为FPGA应用的时序分析提供了更为精确的参数模型。
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