一种新型启动交换芯片的实现装置

    公开(公告)号:CN112612542B

    公开(公告)日:2024-11-08

    申请号:CN202011521897.4

    申请日:2020-12-21

    摘要: 本发明公开了一种新型启动交换芯片的实现装置,包括:时序控制模块,用于产生同步时钟信号、读存储器信号和当片选信号;数据存储模块,用于当片选信号和读存储器信号有效时,读取数据;数据接收模块,用于将数据并行输出至指令译码模块;指令译码模块,用于对数据进行指令译码,得到寄存器地址、设备地址和16位数据;输出控制模块,用于对寄存器地址、设备地址和16位数据进行三选一输出;输出模块,用于将输出控制模块的三选一输出转换成串行信号后输出。本发明实现结构简单、面积小,功耗低,便于在芯片上实现,利用本发明启动交换芯片时,处理流程简单,易于控制,提高了自动控制交换芯片的效率,增强了嵌入式应用的实用性。

    一种用于交换芯片地址存储及查找的快速并行电路及方法

    公开(公告)号:CN112637072A

    公开(公告)日:2021-04-09

    申请号:CN202011539273.5

    申请日:2020-12-23

    IPC分类号: H04L12/741 H04L12/743

    摘要: 本发明公开了一种用于交换芯片地址存储及查找的快速并行电路及方法,该电路包括MAC地址获取模块、DPV获取模块、HASH模块、SRAM存储模块和地址比较模块。本发明将MAC地址分为多组进行并行处理,以尽量少的硬件资源实现了高效能的二层交换地址表存储查找功能。本发明还设计了一种硬件电路由异或门和非门构成的11位并行快速Hash算法。该算法可以并行地将输入信号帧的物理MAC地址转换为11位的地址表查询地址,为减少哈希冲突且提高地址存储容量,本发明使用多个SRAM用于存储MAC地址,从而可快速准确地查询≥8192存储深度的地址表。采用该地址表查询算法的二层交换芯片可以实现线速交换,从而有效提高了所实现网络设备的性能。

    一种片上CAM结构系统及其实现方法

    公开(公告)号:CN109408898A

    公开(公告)日:2019-03-01

    申请号:CN201811140462.8

    申请日:2018-09-28

    IPC分类号: G06F17/50

    摘要: 一种片上CAM结构系统及其实现方法,CAM的结构由时钟复位模块、控制寄存器、CAM控制逻辑模块、比较器模块、定时器、CAM存储体、地址产生模块等组成。本发明特点在于,本发明的CAM实现结构简明,易与其它功能部件时序配合,提高了CAM工作的可靠性,该结构采用定时器计数值作为CAM存取数据的比较匹配值,定时器实现了自动循环计数,提高了CAM的工作效率,减少了控制的开销。CAM结构采用LATCH锁存器设计,在集成电路门级设计中实现一个D触发器需要12个MOS管,实现一个锁存器需要6个MOS管,LATCH锁存器相对于D触发器来说耗用的逻辑资源少,锁存器集成度更高,大大减少了片上晶体管数量,该片上CAM结构设计简单,面积小,便于在芯片上实现。

    一种用于以太网交换芯片的高性能计数器电路及计数方法

    公开(公告)号:CN115412511B

    公开(公告)日:2024-05-28

    申请号:CN202210907590.0

    申请日:2022-07-29

    IPC分类号: H04L49/10 G11C11/41

    摘要: 本发明提供了一种用于以太网交换芯片的高性能计数器电路,包括计数器、累加器、计数器存储模块和多路选择器;其中计数器存储模块采用双端口SRAM。本发明采用基于SRAM的计数方式,以尽量少的硬件资源实现了高效能的统计计数器功能。为最大限度的利用存储器,本发明采用双端口SRAM,可在一个时钟周期内完成两次数据写入或两次数据读取操作,通过使用1个地址存储2个计数器的方式,仅使用4bit地址就可完成32个计数器的统计及存储。采用该计数器架构不仅可以高效率地将每个端口的计数器存储到SRAM中,而且还能够支持快速的更新和匹配,能有效减少对SRAM资源的消耗,从而提高了所实现交换网络设备的性能。

    一种用于交换芯片地址存储及查找的快速并行电路及方法

    公开(公告)号:CN112637072B

    公开(公告)日:2022-08-02

    申请号:CN202011539273.5

    申请日:2020-12-23

    IPC分类号: H04L45/745 H04L45/7453

    摘要: 本发明公开了一种用于交换芯片地址存储及查找的快速并行电路及方法,该电路包括MAC地址获取模块、DPV获取模块、HASH模块、SRAM存储模块和地址比较模块。本发明将MAC地址分为多组进行并行处理,以尽量少的硬件资源实现了高效能的二层交换地址表存储查找功能。本发明还设计了一种硬件电路由异或门和非门构成的11位并行快速Hash算法。该算法可以并行地将输入信号帧的物理MAC地址转换为11位的地址表查询地址,为减少哈希冲突且提高地址存储容量,本发明使用多个SRAM用于存储MAC地址,从而可快速准确地查询≥8192存储深度的地址表。采用该地址表查询算法的二层交换芯片可以实现线速交换,从而有效提高了所实现网络设备的性能。

    舰载时间敏感网络平台系统控制架构及方法

    公开(公告)号:CN118740888A

    公开(公告)日:2024-10-01

    申请号:CN202410891909.4

    申请日:2024-07-04

    摘要: 本发明属于确定性网络通信技术领域,具体涉及了一种舰载时间敏感网络平台系统控制架构及方法,旨在解决传统船舶电子信息网络多种总线互联、布线复杂的问题。本发明包括:控制系统层,用于接收数据交换层发送的TSN网络运行状态,和接收数据交换层转发的外部感知信息以及终端需求,并发出网络资源管理信息和控制指令;数据交换层,用于实时收集基础终端层的外部感知信息和终端需求;用于执行网络资源管理信息进行网络资源的分配;还用于转发控制指令;基础终端层,用于采集外部感知信息、根据用户需要产生终端需求以及执行控制指令。本发明利用TSN技术,实现了以各种封闭协议为维度的通信体系的互联互通,降低整个通信网络复杂度。

    一种片上CAM结构系统及其实现方法

    公开(公告)号:CN109408898B

    公开(公告)日:2023-03-31

    申请号:CN201811140462.8

    申请日:2018-09-28

    IPC分类号: G06F30/30

    摘要: 一种片上CAM结构系统及其实现方法,CAM的结构由时钟复位模块、控制寄存器、CAM控制逻辑模块、比较器模块、定时器、CAM存储体、地址产生模块等组成。本发明特点在于,本发明的CAM实现结构简明,易与其它功能部件时序配合,提高了CAM工作的可靠性,该结构采用定时器计数值作为CAM存取数据的比较匹配值,定时器实现了自动循环计数,提高了CAM的工作效率,减少了控制的开销。CAM结构采用LATCH锁存器设计,在集成电路门级设计中实现一个D触发器需要12个MOS管,实现一个锁存器需要6个MOS管,LATCH锁存器相对于D触发器来说耗用的逻辑资源少,锁存器集成度更高,大大减少了片上晶体管数量,该片上CAM结构设计简单,面积小,便于在芯片上实现。

    一种可配置采样电路的实现装置

    公开(公告)号:CN113225065A

    公开(公告)日:2021-08-06

    申请号:CN202110475857.9

    申请日:2021-04-29

    IPC分类号: H03K19/0175 H03K19/00

    摘要: 本发明公开了一种可配置采样电路的实现装置,通过配置采样模式控制信号s_con和采样使能信号s_en实现对输入数据din的采样操作,装置实现结构简单,采用同步时钟设计,便于时序检查与验证,面积小,功耗低,便于在芯片上实现,增强了嵌入式应用的实用性;利用本发明对数据采样时,处理流程简单,易于控制,提供一种可配置采样数据的方法;该装置可根据采样精度的需要,方便地产生一次采样数据或三次采样数据满足应用的需求。因此本发明是可配置采样电路实现的理想结构。

    一种片上可配置中断控制系统电路

    公开(公告)号:CN110928816A

    公开(公告)日:2020-03-27

    申请号:CN201911033514.6

    申请日:2019-10-28

    IPC分类号: G06F13/24 G06F15/78

    摘要: 本发明涉及一种片上可配置中断控制系统电路,包括中断源模块、时钟复位模块、控制寄存器、N个中断状态处理模块、中断源配置模块、优先级编码器、悬挂寄存器自清零信号产生逻辑、中断向量地址产生器;所述的N≥2;本发明针对不同中断源需求的片上系统可重复利用,不需要重新设计,只需通过软件进行寄存器配置,自由裁减,中断控制系统电路可复用性高,减少电路重新设计资源浪费和电路功能可靠性问题。