公开(公告)号：CN118398050A

公开(公告)日：2024-07-26

申请号：CN202410110561.0

申请日：2024-01-26

申请人： 美光科技公司

发明人： J·G·沈 ,  大原一晃 ,  R·R·斯科雷恩 ,  S·韦尼加拉 ,  R·M·阿维拉-埃尔南德斯

IPC分类号： G11C11/41 ,  G11C11/401

摘要： 本申请涉及基于装置特性的存储器装置操作。存储器装置中的多个存储器裸片中的第一存储器裸片的寄存器可配置成指示所述第一存储器裸片具有与第一组性能标准相关联的第一特性。此外，所述多个存储器裸片中的第二存储器裸片的寄存器可配置成指示所述第二存储器裸片具有与第二组性能标准相关联的第二特性。基于所述第一存储器裸片具有与所述第一组性能标准相关联的所述第一特性，从主机装置接收的与所述第一组性能标准相关联的数据可以存储在所述第一存储器裸片中。在一些实例中，所述寄存器存储所述存储器裸片相对于所述存储器装置中的其它存储器裸片的相对特性。

公开(公告)号：CN118364880A

公开(公告)日：2024-07-19

申请号：CN202410386524.2

申请日：2024-04-01

申请人： 北京大学

发明人： 王源 ,  乔鑫 ,  杨佑铭

IPC分类号： G06N3/063 ,  G06N3/0464 ,  G06F15/78 ,  G11C11/408 ,  G11C11/409 ,  G11C11/41

摘要： 本发明提供一种近存与存内混合的存算一体计算系统及存算一体芯片，所述存算一体计算系统包括：eDRAM存内计算阵列，用于存储深度卷积层中特征图各通道的激活值，执行输入激活值与模型权重的深度卷积计算，将深度卷积计算得到的输出激活值覆盖存储于所述输入激活值的存储位置；深度卷积权重缓存模块，用于存储深度卷积的权重参数；融合连接模块，用于逐位串行读取深度卷积的权重参数，并将读取的深度卷积的权重参数输入至eDRAM存内计算阵列通道中执行与输入激活值的逐位乘累加MAC计算；SRAM存内计算阵列，用于将点卷积的输入激活值与SRAM存内计算阵列内的点卷积的权重参数进行乘累加运算。本发明可同时节约两种参数的读写功耗，从而提升能效。

公开(公告)号：CN118355445A

公开(公告)日：2024-07-16

申请号：CN202280080707.0

申请日：2022-10-04

申请人： 英飞凌科技有限责任公司

发明人： 格雷戈里·保尔斯 ,  贾亚纳特·阿肖库马尔

IPC分类号： G11C29/50 ,  G01R19/165 ,  G06F1/28 ,  G11C11/34 ,  G11C11/41

摘要： 根据实施例，一种电路包括：设置在集成电路上的多个比较器，这些多个比较器具有耦接至被监测的电力供应线的输入；以及表决电路，该表决电路具有耦接至多个比较器的输出的输入。表决电路的输出被配置成提供指示耦接至被监测的电力供应线的电源的欠压状况的信号。

公开(公告)号：CN117238343A

公开(公告)日：2023-12-15

申请号：CN202310708704.3

申请日：2023-06-14

申请人： IMEC ,  非营利协会 ,  鲁汶天主教大学

发明人： 刘孝萱 ,  S·M·萨拉赫丁 ,  曾文德

IPC分类号： G11C11/41 ,  G11C11/413 ,  G11C11/419

摘要： 提供了一种用于静态随机存取存储器SRAM的位单元(10)，该位单元包括第一对互补晶体管和第二对互补晶体管以及第一传输门晶体管(PG1)和第二传输门晶体管(PG2)。第一反相器栅极电极(121)形成用于第一对互补晶体管的公共栅极电极，且第二反相器栅极电极(122)形成用于第二对互补晶体管的公共栅极电极。此外，第一传输栅极电极(131)形成第一传输门晶体管的栅极，且第二传输栅极电极(132)形成第二传输门晶体管的栅极。还提供了将第一传输栅极电极与第一反相器栅极电极分隔开以及将第二传输栅极电极与第二反相器栅极电极分隔开的第一和第二介电壁(141，142)。

公开(公告)号：CN111816233B

公开(公告)日：2023-08-01

申请号：CN202010749705.9

申请日：2020-07-30

申请人： 中科南京智能技术研究院

发明人： 乔树山 ,  李润成 ,  尚德龙 ,  周玉梅

IPC分类号： G11C11/41 ,  G11C11/413 ,  G11C11/416

摘要： 本发明提供一种存内计算单元及阵列，所述存内计算单元包括：用于存储权值的电阻型sram存储单元、用于读写解耦的外围电路和用于进行乘加运算的MAV模块。本发明采用电阻型的sram存储单元代替6Tsram存储单元应用在存内计算阵列中可以降低布线的复杂度，采用外围电路实现读写操作的解耦，通过解耦合，将输入和输出端口分离，避免了6Tsram存储单元由于多个WL(字线)激活同一列上的多个单元可能会意外造成BL(位线)的放电，进入“假写”的状态，造成存储内部的数据错误。而且本发明还设置了用于进行乘加运算的MAV模块，可以通过电压累计的方式进行乘加运算，可以同时进行多位的运算，而不需要额外的外围电路。

公开(公告)号：CN116486869A

公开(公告)日：2023-07-25

申请号：CN202310591082.0

申请日：2023-05-24

申请人： 贝菲半导体技术(广东)有限公司

发明人： 杨展悌 ,  朱纪军

IPC分类号： G11C11/41 ,  G11C11/416 ,  G11C11/413

摘要： 本发明公开了提升5T比特单元读出稳定性的方法、5T比特单元和存储器，涉及存储技术领域，解决了5T比特单元在读出数据时容易出错的问题，其技术方案要点是：对第五晶体管施加正向偏压，以使得感测放大器所侦测的位线电压与二分一倍电源电压的差值变大；其中，感测放大器的一端与所述位线连接，另一端接入固定的二分一倍电源电压；第五晶体管是采用全耗尽型绝缘体上硅工艺制备所得到的晶体管。本发明利用FDSOI工艺制备得到晶体管具备正向偏压的特性，将较高的正向偏压电压施加在与位线连接的第五晶体管上，以拉大位线电压与VDD/2的差距，使得感测放大器稳定的侦测出位线BL的电平高低，从而大幅提升由5个晶体管组成的5T比特单元的读出的稳定性。

公开(公告)号：CN116107933A

公开(公告)日：2023-05-12

申请号：CN202210812368.2

申请日：2022-07-11

申请人： 台湾积体电路制造股份有限公司

发明人： 野口紘希 ,  王奕

IPC分类号： G06F13/16 ,  G06F12/02 ,  G11C11/41 ,  G11C11/413

摘要： 本发明的实施例提供了存储器接口电路、存储器器件及存储器接口方法。存储器接口电路包括被配置为接收指令信号和地址信号的请求解码器。请求解码器被配置为对指令信号和地址信号进行解码以生成数据计数信号和开始地址信号。突发计数器耦合到请求解码器，并且突发计数器被配置为在每次存取存储器之后更新数据计数信号。地址生成器耦合到请求解码器。地址生成器用以接收开始地址信号，并在每次存取存储器后根据开始地址信号生成后续存储器地址信号。

公开(公告)号：CN116072184A

公开(公告)日：2023-05-05

申请号：CN202310136591.4

申请日：2023-02-10

申请人： 安徽大学

发明人： 赵强 ,  陈杰 ,  程伟 ,  李鹏飞 ,  许鑫 ,  吴秀龙 ,  郝礼才 ,  彭春雨 ,  蔺智挺

IPC分类号： G11C11/41 ,  H10B10/00 ,  G11C11/412

摘要： 本发明涉及模拟集成电路技术领域，更具体的，涉及一种利用极性加固技术的12T抗辐射SRAM单元，采用该种单元电路布局的模块、以及基于该种单元电路设计的抗辐射电路。本发明基于极性加固技术对存储节点Q、QB进行了NMOS管加固，只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得存储节点Q、QB有效避免发生翻转；同时外围节点S0、S1数据反馈保证了内部节点Q、QB可以在发生翻转后恢复至初始状态，从而使得单元在保证容限性能不掉队的情况，实现了抗辐照性能的提升，可实现部分双节点出现SEU也能恢复。

公开(公告)号：CN115543912A

公开(公告)日：2022-12-30

申请号：CN202211323800.8

申请日：2022-10-27

申请人： 杭州万高科技股份有限公司

发明人： 周帅

IPC分类号： G06F15/78 ,  G06F12/06 ,  G11C11/41

摘要： 本发明提出了一种片上存储复用方法，包括：通用总线控制接口、通用总线控制译码器和协议转换器、紧耦合控制接口、紧耦合控制接口地址译码器、SRAM控制权硬件分配模块以及各个SRAM单元对应的控制选择器；其中，外部主设备通过通用总线控制接口访问SRAM单元；通用总线控制译码器和协议转换器在通用总线发起访问请求时，选择对应的SRAM单元，并将访问请求转换成SRAM单元的访问时序，向对应的控制选择器发起读写请求；外部专享设备通过紧耦合控制接口直接访问SRAM单元；紧耦合控制接口地址译码器进行译码并选择对应的SRAM单元；SRAM控制权硬件分配模块对SRAM单元分配；SRAM单元对应的控制选择器对来自通用总线控制接口和来自紧耦合控制接口的访问进行选择。

公开(公告)号：CN115374051A

公开(公告)日：2022-11-22

申请号：CN202211020012.1

申请日：2022-08-24

申请人： 深圳鲲云信息科技有限公司

发明人： 伍永情 ,  蔡权雄 ,  牛昕宇

IPC分类号： G06F15/78 ,  G11C11/41 ,  G06F12/06

摘要： 本申请涉及SoC芯片技术，提供了SoC片上SRAM复用方法、电子设备及SoC芯片，是系统上电时由CPU从bootrom中获取并运行BootLoader1进行系统初始化，然后从外部存储介质加载BootLoader2至复用SRAM，基于BootLoader2对DDR完成训练，基于BootLoader2从外部存储介质中加载包括BootLoader31的剩余镜像数据至DDR，最后基于BootLoader31启动操作系统后在操作系统上再启动对应的业务软件进行数据处理。实现了复用SRAM既能存储系统初始化用的BootLoader1产生的数据，还能在系统完成对BootLoader1、BootLoader2及BootLoader31的加载后切换至用于存储业务软件的待处理数据，减少了SoC上SRAM的使用量，降低了SoC的成本，还降低了SoC整体复杂度，也减少了SoC芯片总面积。