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公开(公告)号：CN114492773A
公开(公告)日：2022-05-13
申请号：CN202111601714.4
申请日：2021-12-24
申请人： 北京超弦存储器研究院 , 清华大学
摘要： 本申请涉及神经网络计算技术领域，特别涉及一种神经网络批标准化层硬件实现方法、装置、设备及介质，其中，方法包括：将神经网络的权重参数以电导形式存储至忆阻器阵列中；基于上一个卷积层的卷积结果，根据忆阻器阵列的每根源线流经的实际电流得到对应量化结果；将量化结果送入至下一个卷积层，以进行卷积层计算。由此，采用基于忆阻器阵列实现存算一体任务中常用的ADC模块，实现了BN层计算，以及激活函数模块，节约了处理器进行BN层计算的额外的开销，提升系统能效。
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公开(公告)号：CN114462585A
公开(公告)日：2022-05-10
申请号：CN202111616640.1
申请日：2021-12-27
申请人： 北京超弦存储器研究院 , 清华大学
摘要： 本申请涉及神经网络计算技术领域，特别涉及一种神经网络批标准化层硬件实现方法、装置、设备及介质，其中，方法包括：在神经网络中，确定神经网络的当前卷积结果；基于当前卷积结果生成K矩阵，并得到与K矩阵呈映射关系的忆阻器阵列，其中，忆阻器阵列的电导差值与K矩阵的参数相对应；利用忆阻器阵列进行神经网络的BN层计算，得到BN层的计算结果。由此，解决了相关技术中BN层计算只适用于二值神经网络，不适合用于较高精度的神经网络硬件实现等问题，通过在忆阻器阵列上实现BN层计算，节约了数据在处理器单元和忆阻器阵列单元之间的来回传输，提高系统能效。
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公开(公告)号：CN114268320A
公开(公告)日：2022-04-01
申请号：CN202111591131.8
申请日：2021-12-23
申请人： 北京超弦存储器研究院 , 清华大学
IPC分类号： H03M1/80
摘要： 一种数模转换电路、电子装置以及操作方法。该数模转换电路包括：第一电压端；第二电压端；忆阻器串模块，包括M个忆阻器，M个第一输出端以及模式切换模块；忆阻器设置模块，包括M个第一输入端、第二控制信号输入端和M个第三电压端；以及多路选择模块，包括M个第二输入端、m个数字信号输入端以及第二输出端，配置为根据数字转换信号对应地选择M个第二输入端之一与第二输出端电连接；其中，M＝2^m，m为大于1的整数。该数模转换电路能够表示多比特数据以匹配各类非线性函数，从而拓宽了非线性模拟信号的生成区间。
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公开(公告)号：CN114068617A
公开(公告)日：2022-02-18
申请号：CN202111391563.4
申请日：2021-11-23
申请人： 北京超弦存储器研究院 , 清华大学
IPC分类号： H01L27/24
摘要： 一种适于三维堆叠的阻变存储器件，包括至少一个阻变存储单元，每个单元包括晶体管和阻变存储元件。晶体管包括沿第一方向延伸且包括沟道区和在第一方向上位于沟道区两端的第一源漏区和第二源漏区的有源层、至少部分环绕沟道区的栅氧层、至少部分环绕栅氧层的栅极。阻变存储元件包括沿第一方向延伸的第一电极层、至少部分环绕第一电极层的阻变功能层和至少部分环绕阻变功能层的第二电极层。有源层和第一电极层沿第一方向连接为一体并在垂直于第一方向上的横截面形状相同且为多边形。多边形顶点和棱边的电场较强，能提升存储器件的可靠性和一致性、降低阻变存储元件的操作电压和功耗。该器件在空间上可三维延展，能实现三维垂直型堆叠的存储器。
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公开(公告)号：CN114268320B
公开(公告)日：2024-09-24
申请号：CN202111591131.8
申请日：2021-12-23
申请人： 北京超弦存储器研究院 , 清华大学
IPC分类号： H03M1/80
摘要： 一种数模转换电路、电子装置以及操作方法。该数模转换电路包括：第一电压端；第二电压端；忆阻器串模块，包括M个忆阻器，M个第一输出端以及模式切换模块；忆阻器设置模块，包括M个第一输入端、第二控制信号输入端和M个第三电压端；以及多路选择模块，包括M个第二输入端、m个数字信号输入端以及第二输出端，配置为根据数字转换信号对应地选择M个第二输入端之一与第二输出端电连接；其中，M＝2^m，m为大于1的整数。该数模转换电路能够表示多比特数据以匹配各类非线性函数，从而拓宽了非线性模拟信号的生成区间。
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公开(公告)号：CN114389612A
公开(公告)日：2022-04-22
申请号：CN202210038250.9
申请日：2022-01-13
申请人： 北京超弦存储器研究院 , 清华大学
摘要： 一种基于忆阻器阵列的模数转化器的校准方法及电子装置。该模数转换器包括输入端、偏置端以及结果输出端，该校准方法包括：通过使用忆阻器阵列的至少一列进行乘加运算，向输入端提供第一电流，并通过调节电路向偏置端提供参考电流，以在结果输出端得到第一数字输出值；判断第一数字输出值与第一电流对应的目标数字输出值是否匹配；以及响应于第一数字输出值与目标数字输出值不匹配，调节向调节电路提供的参考电流的大小。该方法及装置可以实现对模数转换器的校准，并且对现有忆阻器阵列架构的开销小、操作简便。
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公开(公告)号：CN114499538B
公开(公告)日：2024-08-20
申请号：CN202111542066.X
申请日：2021-12-16
申请人： 清华大学
IPC分类号： H03M7/36
摘要： 本申请涉及集成电路技术领域，特别涉及一种多比特输入数据编码方法、装置、电子设备及存储介质，方法应用于忆阻器存算一体系统，包括以下步骤：在忆阻器存算一体系统中，获取至少一个多比特数据；由至少一个多比特数据生成用于表示多比特数据的多个加权脉冲组；计算每个加权脉冲组的脉冲的计算结果，并由每个加权脉冲组的脉冲的计算结果和对应的权值，加权求和得到多比特输入数据编码结果。由此，解决了相关技术中忆阻器存算一体系统的多比特输入数据编码类型，存在运算精度、运算时间和硬件开销难以折中等问题。
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公开(公告)号：CN118430612A
公开(公告)日：2024-08-02
申请号：CN202310118327.8
申请日：2023-01-31
申请人： 清华大学
摘要： 一种信号处理装置及其操作方法。该信号处理装置包括滤波处理电路、信号转换电路和降维存储电路。滤波处理电路包括阵列布置的多行多列滤波处理单元，多行滤波处理单元分别构成多个不同的滤波处理器，与多个输入端连接以获取多个第一输入信号，并分别对多个第一输入信号进行滤波处理操作，以得到多个第一处理信号；信号转换电路连接在滤波处理电路和降维存储电路之间，将多个第一处理信号转换为多个第二输入信号以提供给降维存储电路；降维存储电路与多个输出端连接，包括阵列布置的多行多列信号存储单元，用于对多个第二输入信号进行降维存储操作，以原位存储多个第二输入信号或者输出多个输出信号。该信号处理装置能够存储信号的多频域特征信息。
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公开(公告)号：CN114781631B
公开(公告)日：2024-08-02
申请号：CN202210533434.2
申请日：2022-05-13
申请人： 清华大学
IPC分类号： G06N3/063 , G06N3/0464 , G06N3/084
摘要： 一种卷积层的映射方法及映射装置、卷积运算方法及运算装置。该映射方法包括：获取卷积层的维度[K，H，D，N]，N为卷积层中的卷积核的个数，K、H、D分别为卷积核的宽度、高度和通道数；将卷积层展开为行高度K×H×D、列宽度N的第0矩阵，在第0矩阵中的N列分别对应于将N个卷积核分别展开的长度为K×H×D的一维向量；基于第0矩阵，创建K‑1个变换矩阵，该K‑1个变换矩阵包括第1矩阵到第K‑1矩阵，其中，第m矩阵相对于第m‑1矩阵的变换包括第m矩阵中的行号＝(第m‑1矩阵中的行号+K)mod(K×H×D)，m为1到K‑1之间的整数；将第0矩阵到第K‑1矩阵映射到存算一体阵列中。该映射方法能有效提高阵列的空间利用率和卷积计算速度，并降低功耗。
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公开(公告)号：CN118352318A
公开(公告)日：2024-07-16
申请号：CN202410458277.2
申请日：2024-04-16
申请人： 清华大学
IPC分类号： H01L23/34 , H10N79/00 , H10N70/20 , H10B63/00 , G01K15/00 , G06N3/063 , G06N3/0464 , G11C13/00
摘要： 本公开的实施例提供了一种基于忆阻器阵列的神经网络模型的温度误差补偿方法、电子装置和电子设备，该方法包括：检测至少一个忆阻器阵列各自进行神经网络计算时的工作温度；响应于根据工作温度确定需要对至少一个忆阻器阵列进行温度补偿，在至少一个忆阻器阵列中确定需要被进行温度补偿的目标忆阻器阵列；修正目标忆阻器阵列中至少一个忆阻器的电导值以进行温度补偿。该方法通过修正目标忆阻器阵列的忆阻器的电导值进行温度补偿，从而提高神经网络模型的计算精度，减小计算误差。
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