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公开(公告)号：CN117476739A
公开(公告)日：2024-01-30
申请号：CN202211193788.3
申请日：2022-09-28
申请人： 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
摘要： 一种存储器及其制造方法，涉及半导体技术领域，存储器包括行列分布的多个晶体管，还包括：第一半导体衬底；位线层，所述位线层设置在所述第一半导体衬底的一侧，所述位线层包括多条位线，各所述位线沿列方向延伸且在行方向间隔排列；多个半导体柱，多个所述半导体柱设置在所述位线层远离所述第一半导体衬底的一侧，并且多个所述半导体柱沿行方向和列方向间隔排列；所述多个半导体柱均包含相向设置的第一端面和第二端面，所述第一端面靠近所述第一半导体衬底并与所述位线连接。位线置于半导体柱顶端避免高温工艺过程对位线造成影响。
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公开(公告)号：CN117448743A
公开(公告)日：2024-01-26
申请号：CN202210955591.2
申请日：2022-08-10
申请人： 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
摘要： 本申请实施例公开了一种铟镓锌氧化物薄膜的制备方法，包括：准备衬底和铟镓锌氧化物靶材置于腔室内；在所述腔室内通过磁控溅射法在衬底上形成所述铟镓锌氧化物的薄膜，所述薄膜的厚度范围为0.1纳米‑100纳米，所述薄膜的沉积速率范围为0.1埃/秒‑90埃/秒；其中，通过直流和射频共溅射工艺形成所述薄膜，或者通过直流脉冲溅射工艺形成所述薄膜。该实施例方案使得获得的铟镓锌氧化物薄膜稳定性好、均一性好，且该方案具有良好的可重复性，利于实现规模化生产，有效降低溅射粒子对衬底表面造成的损伤。
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公开(公告)号：CN117460254A
公开(公告)日：2024-01-26
申请号：CN202211235773.9
申请日：2022-10-10
申请人： 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
IPC分类号： H10B12/10
摘要： 一种存储器及其制造方法，存储器包括多个晶体管，还包括：衬底；多个硅柱，与多个晶体管一一对应，硅柱位于衬底上，多个硅柱沿行方向和列方向间隔排列，相邻两列硅柱之间具有沟槽，相邻两列沟槽之间具有多个凹槽，每个凹槽均位于沿列方向相邻的两个硅柱之间的衬底中并在衬底中朝向该两个沿列方向相邻的硅柱下方的区域延伸；多条位线，沿着列方向延伸且在行方向间隔排列，每条位线位于一列凹槽中并与硅柱的底端连接，位线为金属线；隔离层，位于位线与凹槽内壁之间，与衬底至少部分区域接触；衬底为单晶硅衬底，硅柱为单晶硅硅柱，隔离层为非晶硅或多晶硅膜层。本申请采用多晶硅或非晶硅隔离位线与单晶硅衬底，可以提高存储器的热稳定性。
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公开(公告)号：CN118632517A
公开(公告)日：2024-09-10
申请号：CN202310220623.9
申请日：2023-03-08
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请实施例提供了一种半导体器件及其制造方法。在本申请实施例所提供的半导体器件的制造方法中，在字线形成之前，预先在平行于字线方向上的任意相邻两个半导体柱之间形成牺牲柱，然后形成位于任意相邻两个牺牲柱之间的第一介质结构，从而在去除牺牲柱后，能够使得任意相邻两个第一介质结构之间形成的沟槽的形状，与牺牲柱截面形状相匹配，能够避免该沟槽的底部宽度与上部宽度出现差异过大的情况，有利于形成截面形状为矩形的沟槽，从而能够保障字线材料在沟槽内的沉积效果，能够避免形成的字线内存在气孔，从而能够保障字线的合格率，有利于保障半导体器件的性能。
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公开(公告)号：CN116053204B
公开(公告)日：2023-07-18
申请号：CN202310236936.3
申请日：2023-03-13
申请人： 北京超弦存储器研究院
IPC分类号： H01L21/768 , H01L29/78 , H01L23/538 , H10B12/00
摘要： 本发明涉及集成电路设计及制造技术领域，特别是涉及一种半导体结构及其制备方法、存储器及电子设备，方法包括：提供目标衬底，目标衬底内形成有沿第一方向、第二方向间隔排布的多个有源柱，多个有源柱均沿第三方向延伸；沿第一方向、第二方向相邻的有源柱之间形成有绝缘层；第一方向与第二方向相交，且均垂直于第三方向；形成覆盖有源柱的顶面的目标导电接触结构及覆盖绝缘层的顶面的目标绝缘结构，沿第一方向、第二方向相邻的目标导电接触结构均被目标绝缘结构隔离；至少能够有效避免垂直沟道晶体管的节点接触界面的空洞缺陷或狭缝缺陷，并且提高节点接触结构的导电能力，从而提升垂直沟道晶体管的性能及可靠性。
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公开(公告)号：CN115832015A
公开(公告)日：2023-03-21
申请号：CN202211476393.4
申请日：2022-11-23
申请人： 北京超弦存储器研究院
IPC分类号： H01L29/08 , H01L29/78 , H01L27/105 , H01L21/336
摘要： 一种半导体器件及其制备方法、电子设备，所述半导体器件包括：设置在衬底上的至少一个垂直沟道的晶体管，位线；所述晶体管包括沿垂直于所述衬底方向延伸的半导体层，所述半导体层包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述衬底和所述第一区域之间，所述位线与所述第二区域接触，且所述第二区域与所述位线的接触面的等离子体掺杂物浓度大于等于1e14原子数/平方厘米。本实施例提供的方案，在半导体层的底部的表面形成大于等于1e14原子数/平方厘米的高浓度掺杂，实现位线与半导体层的欧姆接触，从而可以降低位线与第二区域的接触电阻。
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公开(公告)号：CN118738061A
公开(公告)日：2024-10-01
申请号：CN202310342060.0
申请日：2023-03-31
申请人： 北京超弦存储器研究院
IPC分类号： H01L27/12 , H01L21/762 , H10B12/00
摘要： 本申请实施例提供了一种半导体结构、其制作方法、存储器及电子设备。该半导体结构通过在形成绝缘体上硅晶圆(SOI晶圆)的过程中通过离子注入完成位线接触层以及漏极层的掺杂，因此形成位线隔离单元的离子注入时的深度仅需要稍大于所需位线的厚度即可，不仅能够大幅降低离子注入的难度，而且获得的位线接触层使得位线位于漏极之间为欧姆接触，消除了肖特基势垒；并且位线隔离槽能够对相邻位线进行隔离，字线隔离槽也能够对相邻字线进行隔离，能够降低位线之间、字线之间漏电的风险。
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公开(公告)号：CN116471837B
公开(公告)日：2024-03-12
申请号：CN202310271342.6
申请日：2023-03-16
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00 , H01L21/8234 , H01L27/088
摘要： 本申请涉及一种半导体结构、存储器结构及其制备方法。半导体结构的制备方法包括：提供衬底；形成多个间隔排布的图形化结构，图形化结构位于衬底内或位于衬底上；图形化结构具有待掺杂区，待掺杂区至少与图形化结构的底部具有间距；于相邻图形化结构之间的间隙内形成第一介质层，第一介质层的上表面不高于待掺杂区的底部；至少于待掺杂区的侧壁形成掺杂层；对所得结构进行热处理，以使掺杂层中的掺杂粒子扩散至待掺杂区内形成掺杂区。本申请的半导体结构的制备方法，掺杂利用率高，掺杂位置可以受到精确控制，可以降低接触电阻。
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公开(公告)号：CN117425340A
公开(公告)日：2024-01-19
申请号：CN202310097723.7
申请日：2023-01-19
申请人： 北京超弦存储器研究院
摘要： 一种半导体器件及其制造方法、电子设备，所述半导体器件包括：设置在衬底上的至少一个晶体管，位线；所述晶体管包括：沿垂直于衬底方向延伸的半导体柱、半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，其中，第二区域设置在沟道区域朝向衬底一侧，位线与第二区域接触，第一区域包括两个端部和位于所述两个端部之间的中间部，两个端部的正投影位于中间部的正投影内。本实施例提供的方案，第一区域设置为端部的正投影位于中间部的正投影内，第一区域不是通过常规的在衬底上进行刻蚀的方式形成，而是通过外延生长的方式另外生成，隔离槽的深宽比可以减小，降低工艺难度，且减小了填充时狭缝及空洞遗留的可能性。
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公开(公告)号：CN116471837A
公开(公告)日：2023-07-21
申请号：CN202310271342.6
申请日：2023-03-16
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00 , H01L21/8234 , H01L27/088
摘要： 本申请涉及一种半导体结构、存储器结构及其制备方法。半导体结构的制备方法包括：提供衬底；形成多个间隔排布的图形化结构，图形化结构位于衬底内或位于衬底上；图形化结构具有待掺杂区，待掺杂区至少与图形化结构的底部具有间距；于相邻图形化结构之间的间隙内形成第一介质层，第一介质层的上表面不高于待掺杂区的底部；至少于待掺杂区的侧壁形成掺杂层；对所得结构进行热处理，以使掺杂层中的掺杂粒子扩散至待掺杂区内形成掺杂区。本申请的半导体结构的制备方法，掺杂利用率高，掺杂位置可以受到精确控制，可以降低接触电阻。
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