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公开(公告)号：CN113868991B
公开(公告)日：2024-07-02
申请号：CN202111126665.3
申请日：2021-09-26
Applicant: 华中科技大学
IPC: G06F30/331 , G06F17/12
Abstract: 本发明公开了一种近阈值供电电压下数字标准单元的设计方法，属于低功耗芯片设计技术领域。本发明首先确定最佳供电电压；接着，在最优供电电压下，通过仿真得到每一MOS管的沟道长度与目标函数的曲线关系，由此确定每一MOS管的最优沟道长度；然后，将最优供电电压和每一MOS管的最优沟道长度代入对应的近阈值供电电压下的MOS管电流模型；并基于上拉网络与下拉网络的导通电流相等，构建包括每一MOS管的沟道宽度和阈值电压的方程组；最后，利用数值方法求解方程组，得到每一MOS管的最优沟道宽度。本发明可以在保证极高准确度的前提下，快速衡量数字标准单元的时序特征，显著降低近阈值供电电压下的数字标准单元库开发的时间成本。
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公开(公告)号：CN115662483A
公开(公告)日：2023-01-31
申请号：CN202211673015.5
申请日：2022-12-26
Applicant: 华中科技大学
IPC: G11C11/418 , G11C11/419
Abstract: 本发明公开了一种SRAM存储单元阵列、读写方法、控制器及系统，属于集成电路设计领域，包括：阵列中的SRAM存储单元包含7个MOS管；每一行中，所有单元的两个写字线连接节点均连接至同一条写字线，且由同一个列选择信号控制的单元的读字线连接节点连接至同一个充电PMOS管；每一列单元的写位线连接节点、写位线非连接节点、读位线连接节点分别连接至一条写位线、一条写位线非和一条读位线；每一个充电PMOS的管源、漏极中，一极连接单元的读字线连接节点，另一极接VDD，栅极接读字线信号；每一条读位线接一个放电NMOS管，所有放电NMOS管的栅极连接相互连接，用于接放电信号。本发明能够减小SRAM存储单元阵列的面积，并优化阵列的读操作性能。
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公开(公告)号：CN116088668B
公开(公告)日：2023-06-20
申请号：CN202310361228.2
申请日：2023-04-07
Applicant: 华中科技大学
IPC: G06F1/3296 , H03K5/135 , H03K19/20 , G01R31/28 , G06F1/3206 , G06F11/07
Abstract: 本发明公开了一种超低功耗的时序错误预测芯片，属于芯片设计技术领域，包括：时序错误探测电路、时序错误预测电路、预错窗口调节电路、预错窗口生成电路、电源电压调节辅助计数电路、电源电压调节电路和根节点时钟使能单元；该芯片解决了传统时序错误检测与纠正技术中宽检错窗口与额外面积开销、更低工作电压与更高纠错时钟周期开销之间的关键矛盾；同时解决了传统时序错误预测方法中低压时钟网络延时的高不确定性导致的预测策略失效和芯片面积严重增加的问题。因此，该芯片对于超低工作电压、低面积开销、低纠错时钟周期开销和高错误检测能力的超低功耗芯片设计有着重要意义。
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公开(公告)号：CN114157305B
公开(公告)日：2023-03-28
申请号：CN202111370770.1
申请日：2021-11-18
Applicant: 华中科技大学
IPC: H03M7/30
Abstract: 本发明属于数据压缩领域，具体涉及一种基于硬件快速实现GZIP压缩的方法及其应用，包括：将待处理文本划分为多个大小为m字节的处理窗口，并行计算一个处理窗口中以每个字节为起始的m个字符串哈希值，将哈希值作为字典的索引地址。将当前待处理字符串存储到字典中同时读取历史候选字符串完成字符串初步匹配。读取的历史字符串和当前待处理字符串逐字节比较完成精细匹配得到每个字符串的匹配长度和匹配距离。引入匹配修剪算法消除并行处理窗口内和窗口间字符串的匹配交叠，解决算法间的依赖，提高数据并行处理能力。本发明实现了适用于硬件的高带宽全流水可扩展的无损压缩数据通路，根据硬件资源、吞吐率和压缩率之间的权衡，动态调节处理窗口大小。
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公开(公告)号：CN115713052A
公开(公告)日：2023-02-24
申请号：CN202211414356.0
申请日：2022-11-11
Applicant: 华中科技大学
IPC: G06F30/3308 , G06F30/27 , G06N3/0499 , G06N3/048 , G06N3/08 , G06F119/02
Abstract: 本发明公开了一种闪存可靠性特征参数预测方法及系统，属于存储器技术领域。方法包括：S1，在不同目标操作下，分别计算各闪存芯片样本的可靠性特征参数在执行该目标操作前后的变化量，再根据其分布划分动作；S2，接收使用待测闪存芯片的存储系统发送的闪存可靠性状态；S3，基于当前的预测策略，预测所述闪存可靠性状态对应的动作；S4，比较上一轮预测动作与实际动作，得到回报值，并基于所述回报值更新所述预测策略；其中，所述实际动作与所述存储系统执行所述待执行操作后得到的可靠性特征参数的变化量对应；S5，重复执行S2至S4，直至达到停止条件。从而，本发明不需要庞大的训练数据预先训练就能够进行闪存可靠性特征参数预测。
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Patent Agency Ranking
公开(公告)号：CN116206651B
公开(公告)日：2023-07-14
申请号：CN202310495657.9
申请日：2023-05-05
Applicant: 华中科技大学
IPC: G11C11/417 , G11C11/418 , G11C11/419 , G11C7/22 , G11C7/10 , G11C8/08
Abstract: 本发明提供了一种宽电压域SRAM读写时序控制电路及方法。控制电路包括：信号锁存模块，在时钟上升沿锁存地址信号、数据信号、使能信号和读写选择信号；时序控制模块根据锁存的使能信号和读写选择信号产生读写操作开启信号和读写标志信号；根据位线放电时间产生复位信号、读出使能信号和预充电使能信号；写驱动模块根据读写操作开启信号、地址信号和写标志信号，产生行选信号和写字线信号；读驱动模块根据读写操作开启信号、行选信号、地址信号和读标志信号产生读字线信号；复制列模块根据复制列的读字线信号进行读操作，并将位线信号输出给时序控制模块。实现了精确控制读操作和写操作的开启和结束时间。
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公开(公告)号：CN116129984B
公开(公告)日：2023-06-23
申请号：CN202310407633.3
申请日：2023-04-17
Applicant: 华中科技大学
IPC: G11C29/54
Abstract: 本发明公开了一种宽电压域SRAM读检错电路、方法及应用，属于集成电路设计领域，包括与待检错SRAM阵列中的列电路相同的复制列电路，复制列内的SRAM单元存储固定值，对应读操作时其单元所在位线需要放电的情形，以反映最坏情况下需要的读时间。在SRAM进行读操作时，复制列内与读目标单元位于同一行的单元也进行一次读操作，通过在下一个系统时钟周期上升沿到来时对复制列的输出信号d进行采样，判断SRAM阵列读出正确性，并输出对应的错误标志信号。本发明结构简单，占用面积小，对不同结构的SRAM具有良好的兼容性，适用于采用DVFS技术的系统。
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公开(公告)号：CN115694438B
公开(公告)日：2023-03-17
申请号：CN202310005970.X
申请日：2023-01-04
Applicant: 华中科技大学
IPC: H03K5/125 , H03K5/1254
Abstract: 本发明公开了一种轻量级宽电压域时序错误检测单元，包括输入反相器电路、主级错误信号生成电路、从级错误信号锁存电路和输出反相器电路。通过更改主级错误信号生成电路中并联NMOS管数量，实现时序错误检测单元扇入的灵活调节，可以根据设计指标对面积开销与检错响应速度权衡；从级错误信号锁存电路的加入，可以在单元内完成时序错误检测信号的锁存输出。与传统的时序错误检测实现方式相比，本发明无需在根时钟节点处生成错误复位信号，时序错误探测策略的实现不受低电压下高延时时钟网络的影响，在宽电压域下具有更高的功能稳定性。因此，该种轻量级时序错误检测单元能够在低电压下生成稳定的错误检测信号，对超低电压芯片的设计具有重要意义。
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公开(公告)号：CN115694438A
公开(公告)日：2023-02-03
申请号：CN202310005970.X
申请日：2023-01-04
Applicant: 华中科技大学
IPC: H03K5/125 , H03K5/1254
Abstract: 本发明公开了一种轻量级宽电压域时序错误检测单元，包括输入反相器电路、主级错误信号生成电路、从级错误信号锁存电路和输出反相器电路。通过更改主级错误信号生成电路中并联NMOS管数量，实现时序错误检测单元扇入的灵活调节，可以根据设计指标对面积开销与检错响应速度权衡；从级错误信号锁存电路的加入，可以在单元内完成时序错误检测信号的锁存输出。与传统的时序错误检测实现方式相比，本发明无需在根时钟节点处生成错误复位信号，时序错误探测策略的实现不受低电压下高延时时钟网络的影响，在宽电压域下具有更高的功能稳定性。因此，该种轻量级时序错误检测单元能够在低电压下生成稳定的错误检测信号，对超低电压芯片的设计具有重要意义。
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公开(公告)号：CN114157305A
公开(公告)日：2022-03-08
申请号：CN202111370770.1
申请日：2021-11-18
Applicant: 华中科技大学
IPC: H03M7/30
Abstract: 本发明属于数据压缩领域，具体涉及一种基于硬件快速实现GZIP压缩的方法及其应用，包括：将待处理文本划分为多个大小为m字节的处理窗口，并行计算一个处理窗口中以每个字节为起始的m个字符串哈希值，将哈希值作为字典的索引地址。将当前待处理字符串存储到字典中同时读取历史候选字符串完成字符串初步匹配。读取的历史字符串和当前待处理字符串逐字节比较完成精细匹配得到每个字符串的匹配长度和匹配距离。引入匹配修剪算法消除并行处理窗口内和窗口间字符串的匹配交叠，解决算法间的依赖，提高数据并行处理能力。本发明实现了适用于硬件的高带宽全流水可扩展的无损压缩数据通路，根据硬件资源、吞吐率和压缩率之间的权衡，动态调节处理窗口大小。
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