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公开(公告)号：CN116739054A
公开(公告)日：2023-09-12
申请号：CN202310730296.1
申请日：2023-06-19
申请人： 南京航空航天大学
IPC分类号： G06N3/0464 , G06N5/04
摘要： 本发明公开了一种基于FPGA的A3C深度强化学习算法加速器，涉及人工智能的深度强化学习技术领域，包括上位机和FPGA加速器，上位机用于提供交互环境；FPGA加速器用于完成智能体推理与训练的计算加速，包括：存储模块；正向计算模块，用于完成神经网络的正向推理计算；反向计算模块，用于完成神经网络的反向传播计算；反向输入计算模块，用于完成反向输入图的计算；梯度计算模块，用于计算每一层参数的梯度；RMSProp参数更新模块，用于完成A3C算法中的RMSProp参数更新过程。本发明的加速器相对于通用处理器具有高能效的特点。
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公开(公告)号：CN116739054B
公开(公告)日：2024-10-01
申请号：CN202310730296.1
申请日：2023-06-19
申请人： 南京航空航天大学
IPC分类号： G06N3/0464 , G06N5/04
摘要： 本发明公开了一种基于FPGA的A3C深度强化学习算法加速器，涉及人工智能的深度强化学习技术领域，包括上位机和FPGA加速器，上位机用于提供交互环境；FPGA加速器用于完成智能体推理与训练的计算加速，包括：存储模块；正向计算模块，用于完成神经网络的正向推理计算；反向计算模块，用于完成神经网络的反向传播计算；反向输入计算模块，用于完成反向输入图的计算；梯度计算模块，用于计算每一层参数的梯度；RMSProp参数更新模块，用于完成A3C算法中的RMSProp参数更新过程。本发明的加速器相对于通用处理器具有高能效的特点。
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公开(公告)号：CN115018062A
公开(公告)日：2022-09-06
申请号：CN202210601586.1
申请日：2022-05-30
申请人： 南京航空航天大学
摘要： 本发明公开了一种基于FPGA的卷积神经网络加速器，包括：控制单元，用于控制卷积神经网络全局计算的状态转换和数据流传输过程；缓存单元，用于存储计算所需的权重数据、输入数据、输出数据、每一层卷积和全连接的计算结果；计算单元，用于卷积神经网络的并行计算；所述计算单元包括卷积计算单元和全连接计算单元；所述卷积计算单元包括N个并行计算的CPE；所述全连接计算单元包括softmax和M个并行计算的FCPE，softmax用于将最后一层全连接层的分类结果进行概率输出。本发明采用多个CPE和FCPE并行计算和复用的策略来提升加速器的吞吐率，采用多级分块缓存设计来减少计算过程中大量的数据搬移，降低加速器的功耗开销，以达到提高加速器能效的目的。
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公开(公告)号：CN118839737A
公开(公告)日：2024-10-25
申请号：CN202410843199.8
申请日：2024-06-27
申请人： 南京航空航天大学 , 南京南机智农农机科技研究院有限公司
IPC分类号： G06N3/063 , G06N3/082 , G06N3/0464 , G06N3/006
摘要： 本发明公开了一种基于ZYNQ的压缩YOLOv4‑Tiny网络加速器，涉及目标检测卷积神经网络的硬件加速领域，加速器包括PS端与PL端，以及负责两者之间通信的AXI总线。PS端包含参数配置及运行控制模块，拼接层(Concat层)计算模块，DDR、SD卡数据交互模块；PL端包含卷积激活模块，采样计算模块，卷积、采样输入输出缓存模块。卷积激活模块主要实现卷积运算与激活函数计算，采用BN层融合、卷积并行、激活函数优化、定点量化等手段来提高计算效率；采样计算模块采用流水线结构，提高采样计算速度；卷积、采样输入输出缓存模块用于存储卷积、采样的输入特征图数据、权重数据、输出特征图数据。另外，本发明能够进一步减小模型的前向推理时间。
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