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公开(公告)号：CN111199130B
公开(公告)日：2023-09-19
申请号：CN201911063416.7
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02 , H01L23/528
Abstract: (产生布局图的)方法包括生成表示半导体器件中的电路的至少一部分的单元，单元至少部分地根据M_2nd层级的第二轨道(M_2nd轨道)和第M_1st层级的第一轨道(M_1st轨道)布置。生成单元包括：基于布局图中为单元选择的位置来选择M_2nd轨道中的一个；生成表示电路的输出引脚的第一M_2nd引脚图案；基本沿着所选择的M_2nd轨道布置第一引脚图案的长轴；生成表示电路的相应输入引脚的第二至第五M_1st引脚图形；基本沿着相应的M_1st轨道中的一个布置第二至第五引脚图案的长轴。本发明的实施例还涉及半导体器件及其制造方法和系统。
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公开(公告)号：CN109002570B
公开(公告)日：2022-11-11
申请号：CN201810252190.4
申请日：2018-03-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 本发明的实施例描述了用于集成电路(IC)布局设计中的单元放置的示例性方法以及执行该方法的计算机系统。该方法包括将布局区域划分为一个或多个连续单元，其中，每个单元包括多个放置位置。该方法还包括将第一组引脚位置和第二组引脚位置映射到一个或多个连续单元中的每一个。该方法还包括将单元放置在一个或多个连续单元中，其中，从包括单元的多个引脚位置的单元库中检索得到该单元。该单元的放置基于将与单元相关联的一个或多个引脚分配到来自第一多个引脚位置的引脚轨迹、来自第二多个引脚位置的引脚轨迹或上述的组合中的至少一个引脚轨迹。
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公开(公告)号：CN109002570A
公开(公告)日：2018-12-14
申请号：CN201810252190.4
申请日：2018-03-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F2217/02
Abstract: 本发明的实施例描述了用于集成电路(IC)布局设计中的单元放置的示例性方法以及执行该方法的计算机系统。该方法包括将布局区域划分为一个或多个连续单元，其中，每个单元包括多个放置位置。该方法还包括将第一组引脚位置和第二组引脚位置映射到一个或多个连续单元中的每一个。该方法还包括将单元放置在一个或多个连续单元中，其中，从包括单元的多个引脚位置的单元库中检索得到该单元。该单元的放置基于将与单元相关联的一个或多个引脚分配到来自第一多个引脚位置的引脚轨迹、来自第二多个引脚位置的引脚轨迹或上述的组合中的至少一个引脚轨迹。
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公开(公告)号：CN107808022A
公开(公告)日：2018-03-16
申请号：CN201611177931.4
申请日：2016-12-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F17/5077
Abstract: 一种设计布局的方法包含将第一颜色群组指派给多个第一布线轨迹。所述方法包含将第二颜色群组指派给多个第二布线轨迹。第一布线轨迹在邻近第二布线轨迹之间。所述方法包含将来自第一颜色群组的颜色指派给沿着每一第一布线轨迹的每一默认导电元件。沿着每一第一布线轨迹的第一默认导电元件的颜色不同于沿着相同第一布线轨迹的邻近默认导电元件的颜色。所述方法包含将来自第二颜色群组的颜色指派给沿着每一第二布线轨迹的每一默认导电元件。沿着每一第二布线轨迹的第一默认导电元件的颜色不同于沿着相同第二布线轨迹的邻近默认导电元件的颜色。
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公开(公告)号：CN108268693B
公开(公告)日：2023-09-01
申请号：CN201711242514.8
申请日：2017-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 公开一种对电源‑接地(PG)胞元群组进行分割的分割方法。所述方法包括：通过从电源‑接地胞元群组中选择至少一个边界内电源‑接地胞元来形成第一分割组；将电源‑接地胞元群组中的至少一个边界外电源‑接地胞元添加到第一分割组中；通过选择电源‑接地胞元群组中的剩余的边界内电源‑接地胞元及剩余的边界外电源‑接地胞元来形成第二分割组；计算第一分割组中边界内电源‑接地胞元的总面积；计算第一分割组中边界外电源‑接地胞元的总面积；计算第二分割组中边界内电源‑接地胞元的总面积；计算第二分割组中边界外电源‑接地胞元的总面积；及计算第一分割组中边界内电源‑接地胞元的总面积与所述第一分割组中边界外电源‑接地胞元的总面积之间的差。
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Patent Agency Ranking
公开(公告)号：CN107016149A
公开(公告)日：2017-08-04
申请号：CN201610971080.4
申请日：2016-11-04
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/5081 , G06F17/509 , G06F17/5072
Abstract: 本发明实施例公开了一种用于多重样式化的方法，包含以下操作。冲突图中的多个顶点被分类到第一团集和第二团集中，其中冲突图对应于电路的布局。多个顶点的第一顶点与多个顶点的第二顶点合并，以产生简化图，其中第一团集不包括第二顶点，并且第二团集不包括第一顶点。在根据简化图的布局中，多个色彩图案的第一色彩图案被分配到对应于第一顶点的第一图案，并且被分配到对应于第二顶点的第二图案。
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公开(公告)号：CN116230705A
公开(公告)日：2023-06-06
申请号：CN202210932319.2
申请日：2022-08-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088 , H01L27/092 , H01L29/06
Abstract: 半导体结构包括：衬底；有源区域的第一列，位于衬底上方；有源区域的第二列，位于衬底上方；以及伪填充，从顶视图观察，伪填充设置在第一列和第二列之间。伪填充包括多个伪区域。多个伪区域的第一伪区域设置在有源区域的第一列中的第一有源区域和有源区域的第二列中的第二有源区域之间。从顶视图观察，描绘第一有源区域的边缘、第一伪区域的边缘和第二有源区域的边缘的外边界线包括至少两个基本90度的弯曲。第一有源区域和第二有源区域包括掺杂有相同掺杂剂的半导体材料。本发明的实施例还涉及集成电路布局。
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公开(公告)号：CN111199130A
公开(公告)日：2020-05-26
申请号：CN201911063416.7
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02 , H01L23/528
Abstract: (产生布局图的)方法包括生成表示半导体器件中的电路的至少一部分的单元，单元至少部分地根据M_2nd层级的第二轨道(M_2nd轨道)和第M_1st层级的第一轨道(M_1st轨道)布置。生成单元包括：基于布局图中为单元选择的位置来选择M_2nd轨道中的一个；生成表示电路的输出引脚的第一M_2nd引脚图案；基本沿着所选择的M_2nd轨道布置第一引脚图案的长轴；生成表示电路的相应输入引脚的第二至第五M_1st引脚图形；基本沿着相应的M_1st轨道中的一个布置第二至第五引脚图案的长轴。本发明的实施例还涉及半导体器件及其制造方法和系统。
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公开(公告)号：CN110096725A
公开(公告)日：2019-08-06
申请号：CN201910098359.X
申请日：2019-01-31
Applicant: 台湾积体电路制造股份有限公司
Inventor： 林彦宏
IPC: G06F17/50
Abstract: 本揭露提供一种用于单元交换的方法。确定用于交换第一单元的位置。在位置处确定用于单元放置的一个或多个合法定位。为多个合法定位的每一个确定多个单元。基于与所述多个单元中的每一个相关的定时信息而从多个单元中确定第二单元。用第二单元交换第一单元。
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公开(公告)号：CN109783833A
公开(公告)日：2019-05-21
申请号：CN201810338818.2
申请日：2018-04-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 一种集成电路，包含具有第一高度的第一行，其中第一单元位于具有第一高度的第一行中。集成电路进一步包含具有第二高度的第二行，其中第一高度不是第二高度的整数倍数。第二单元位于具有第二高度的第二行中。
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