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公开(公告)号：CN110890321A
公开(公告)日：2020-03-17
申请号：CN201910841269.5
申请日：2019-09-06
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/768
摘要： 本公开涉及半导体结构的制作方法。方法包括：沉积硬遮罩。沉积多层结构于硬遮罩上。多层结构包括底层、底层上的第一中间层、第一中间层上的第二中间层、与第二中间层上的顶层。第一中间层包括硅-硅键含量为约0.5％至约5％的碳氢氧化硅材料。图案化多层结构以形成图案化的第一中间层，且图案化的第一中间层具有多个开口。经由图案化的第一中间层的开口蚀刻硬遮罩。
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公开(公告)号：CN112582532B
公开(公告)日：2024-08-02
申请号：CN202011051079.2
申请日：2020-09-29
申请人： 台湾积体电路制造股份有限公司
摘要： MRAM单元具有底部电极、金属隧道结和顶部电极。金属隧道结在底部电极和顶部电极之间具有侧表面。侧表面上的薄层包括存在于其中一个电极中的一种或多种金属的化合物。薄层具有比MTJ低的电导。电极金属可以已在MTJ图案化期间沉积在侧面上，并随后反应以形成具有比电极金属的氮化物低的电导的化合物。薄层可以包括沉积在再沉积的电极金属上方的氧化物。薄层可以包括沉积在再沉积的电极金属上方的电极金属的化合物。氮化硅间隔件可以形成在薄层上方，而不形成电极金属的氮化物。本发明的实施例还涉及集成电路及其制造方法。
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公开(公告)号：CN110649061B
公开(公告)日：2022-12-13
申请号：CN201910162848.7
申请日：2019-03-05
申请人： 台湾积体电路制造股份有限公司
摘要： 本发明实施例描述形成具有金属化合物层的间隔件的示例性方法。该方法包括：在互连层上方形成磁隧道结(MTJ)结构和在磁隧道结结构和互连层上方沉积第一间隔件层。该方法还包括在第一间隔材料，磁隧道结结构和互连层上方沉积第二间隔件层，其中，第二间隔件层比第一间隔件层薄，并包括金属化合物。此外，该方法还包括：在第二间隔件层上方和MTJ结构之间沉积第三间隔件层。第二间隔件比第一间隔件薄。本发明实施例涉及用于磁隧道结的间隔件堆叠件。
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公开(公告)号：CN111128863A
公开(公告)日：2020-05-08
申请号：CN201911055447.8
申请日：2019-10-31
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/768 , H01L23/528
摘要： 本发明涉及形成半导体结构的方法。该方法包括在第一介电层上方沉积蚀刻停止层(ESL)。ESL层沉积可以包括：在第一介电层上方流动第一前体；净化第一前体的至少部分；在第一介电层上方流动第二前体以形成ESL层的子层；并且净化第二前体的至少部分。该方法还可以包括在ESL层上沉积第二介电层以及在第二介电层中并且穿过ESL层形成通孔。本发明的实施例还涉及半导体互连结构。
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公开(公告)号：CN101630657B
公开(公告)日：2011-04-13
申请号：CN200810189537.1
申请日：2008-12-29
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/78 , H01L21/768 , H01L27/02 , H01L23/522 , H01L23/00
CPC分类号： H01L23/585 , H01L21/78 , H01L2924/0002 , H01L2924/00
摘要： 本发明提供一种集成电路芯片及集成电路装置的制造方法，上述集成电路芯片，包括一半导体基底，具有一切割侧壁，上述切割侧壁实质上垂直于上述半导体基底，且无金属内连线结构。上述集成电路芯片也包括一电路装置，形成于上述半导体基底之中以及一导电图案，形成于该半导体基底之中，且由上述切割侧壁露出，其中此导电图案包括至少一掺杂硅以及一金属硅化物。本发明的切割道之中，使用掺杂硅图案(扩散区域)作为内连线图案。也即，切割道之中不存在金属内连线，因此对于集成电路装置的整个可靠度、品质以及工艺效率能够有效地提升。
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公开(公告)号：CN118231339A
公开(公告)日：2024-06-21
申请号：CN202410386958.2
申请日：2019-10-31
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/768
摘要： 本发明涉及形成半导体结构的方法。该方法包括在第一介电层上方沉积蚀刻停止层(ESL)。ESL层沉积可以包括：在第一介电层上方流动第一前体；净化第一前体的至少部分；在第一介电层上方流动第二前体以形成ESL层的子层；并且净化第二前体的至少部分。该方法还可以包括在ESL层上沉积第二介电层以及在第二介电层中并且穿过ESL层形成通孔。
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公开(公告)号：CN112582532A
公开(公告)日：2021-03-30
申请号：CN202011051079.2
申请日：2020-09-29
申请人： 台湾积体电路制造股份有限公司
摘要： MRAM单元具有底部电极、金属隧道结和顶部电极。金属隧道结在底部电极和顶部电极之间具有侧表面。侧表面上的薄层包括存在于其中一个电极中的一种或多种金属的化合物。薄层具有比MTJ低的电导。电极金属可以已在MTJ图案化期间沉积在侧面上，并随后反应以形成具有比电极金属的氮化物低的电导的化合物。薄层可以包括沉积在再沉积的电极金属上方的氧化物。薄层可以包括沉积在再沉积的电极金属上方的电极金属的化合物。氮化硅间隔件可以形成在薄层上方，而不形成电极金属的氮化物。本发明的实施例还涉及集成电路及其制造方法。
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公开(公告)号：CN111261499A
公开(公告)日：2020-06-09
申请号：CN201911214712.2
申请日：2019-12-02
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/033 , H01L21/027
摘要： 本公开实施例提供一种形成多层遮罩的方法。方法包括在一介电层上方形成一多层遮罩。形成多层遮罩的操作包括在介电层上方形成一底层；在底层上方形成一第一中间层，第一中间层包括一第一含硅材料，第一含硅材料具有Si-CH3键的一第一含量；以及在第一中间层上方形成一第二中间层，第二中间层包括一第二含硅材料，第二含硅材料具有Si-CH3键的一第二含量，其中Si-CH3键的第二含量少于Si-CH3键的第一含量。
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公开(公告)号：CN110649061A
公开(公告)日：2020-01-03
申请号：CN201910162848.7
申请日：2019-03-05
申请人： 台湾积体电路制造股份有限公司
摘要： 本发明实施例描述形成具有金属化合物层的间隔件的示例性方法。该方法包括：在互连层上方形成磁隧道结(MTJ)结构和在磁隧道结结构和互连层上方沉积第一间隔件层。该方法还包括在第一间隔材料，磁隧道结结构和互连层上方沉积第二间隔件层，其中，第二间隔件层比第一间隔件层薄，并包括金属化合物。此外，该方法还包括：在第二间隔件层上方和MTJ结构之间沉积第三间隔件层。第二间隔件比第一间隔件薄。本发明实施例涉及用于磁隧道结的间隔件堆叠件。
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公开(公告)号：CN101630657A
公开(公告)日：2010-01-20
申请号：CN200810189537.1
申请日：2008-12-29
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/78 , H01L21/768 , H01L27/02 , H01L23/522 , H01L23/00
CPC分类号： H01L23/585 , H01L21/78 , H01L2924/0002 , H01L2924/00
摘要： 本发明提供一种集成电路芯片及集成电路装置的制造方法，上述集成电路芯片，包括一半导体基底，具有一切割侧壁，上述切割侧壁实质上垂直于上述半导体基底，且无金属内连线结构。上述集成电路芯片也包括一电路装置，形成于上述半导体基底之中以及一导电图案，形成于该半导体基底之中，且由上述切割侧壁露出，其中此导电图案包括至少一掺杂硅以及一金属硅化物。本发明的切割道之中，使用掺杂硅图案(扩散区域)作为内连线图案。也即，切割道之中不存在金属内连线，因此对于集成电路装置的整个可靠度、品质以及工艺效率能够有效地提升。
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