公开(公告)号：CN117238885A

公开(公告)日：2023-12-15

申请号：CN202311082433.1

申请日：2023-08-25

申请人： 台湾积体电路制造股份有限公司

发明人： 庄学理 ,  黄文铎 ,  邓立峯 ,  吴伟成 ,  王郁仁

IPC分类号： H01L23/522 ,  H01L23/528 ,  H01L23/538 ,  H01L23/64 ,  H01L21/768

摘要： 根据本申请的实施例，提供了一种半导体器件，包括具有第一接合层的第一管芯；第二管芯，第二管芯具有设置在第一接合层上方并且接合到第一接合层的第二接合层；多个接合构件，其中多个接合构件中的每个在第一接合层和第二接合层内延伸，其中多个接合构件包括电连接到第一管芯中的第一导电图案和第二管芯中的第二导电图案的连接构件，以及与第一导电图案和第二导电图案电隔离的伪构件；以及电感器，电感器设置在第一接合层和第二接合层内。根据本申请的其他实施例，还提供了一种制造半导体器件的方法，包括将第一管芯的第一电感线圈接合到第二管芯的第二电感线圈以形成电感器。

公开(公告)号：CN108122919B

公开(公告)日：2020-01-14

申请号：CN201710696149.1

申请日：2017-08-15

申请人： 台湾积体电路制造股份有限公司

发明人： 吴伟成 ,  邓立峯

IPC分类号： H01L27/11521 ,  H01L27/11531

摘要： 半导体器件包括非易失性存储器。该非易失性存储器包括设置在衬底上的第一介电层、设置在介电层上的浮置栅极、控制栅极。第二介电层设置在浮置栅极和控制栅极之间，具有氮化硅层、氧化硅层以及它们的多层的一种。第三介电层设置在第二介电层和控制栅极之间，并且包括具有高于氮化硅的介电常数的介电材料。本发明的实施例还涉及半导体器件的制造方法。

公开(公告)号：CN110634877A

公开(公告)日：2019-12-31

申请号：CN201910052609.6

申请日：2019-01-21

申请人： 台湾积体电路制造股份有限公司

发明人： 邓立峯 ,  吴伟成

IPC分类号： H01L27/11526 ,  H01L27/11531 ,  H01L27/11539 ,  H01L27/11573

摘要： 本申请的各个实施方式涉及形成集成电路的方法，以及相关的集成电路。在一些实施方式中，在多个逻辑子区域上形成栅极介电前趋物层的堆叠，且之后将栅极介电前趋物层的堆叠从至少二个逻辑子区域选择性地移除。然后，形成栅极介电前趋物层，且随后执行电浆处理制程和退火制程。然后将栅极介电前趋物层从低电压逻辑子区域选择性地移除，而不是从高电压逻辑子区域移除。经由在执行电浆处理制程和退火制程之前，将栅极介电前趋物层的堆叠从低电压逻辑子区域移除，较少的栅极介电前趋物材料被处理、退火、和从低电压逻辑子区域移除。因此，减少了所产生的残留物，并且也减少或消除由残留物引入的缺陷。

公开(公告)号：CN112018124B

公开(公告)日：2024-07-12

申请号：CN202010485643.5

申请日：2020-06-01

申请人： 台湾积体电路制造股份有限公司

发明人： 吴伟成 ,  邓立峯

IPC分类号： H10B41/35 ,  H10B41/41 ,  H10B41/42 ,  H01L29/423

摘要： 本申请的各个实施例涉及IC器件和相关的形成方法。在一些实施例中，存储区域和逻辑区域集成在衬底中。存储单元结构设置在存储区域上。多个逻辑器件设置在逻辑区域的多个逻辑子区域上。第一逻辑器件设置在第一逻辑子区域的第一上表面上。第二逻辑器件设置在第二逻辑子区域的第二上表面上。第三逻辑器件设置在第三逻辑子区域的第三上表面上。逻辑子区域的第一、第二和第三上表面的高度单调减小。通过将逻辑器件布置在衬底的多个凹进位置，可以提高设计灵活性，并且更适合具有多个工作电压的器件。本发明的实施例还涉及集成电路(IC)和用于形成集成电路的方法。

公开(公告)号：CN112018124A

公开(公告)日：2020-12-01

申请号：CN202010485643.5

申请日：2020-06-01

申请人： 台湾积体电路制造股份有限公司

发明人： 吴伟成 ,  邓立峯

IPC分类号： H01L27/11529 ,  H01L27/11524 ,  H01L27/11531 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/423

摘要： 本申请的各个实施例涉及IC器件和相关的形成方法。在一些实施例中，存储区域和逻辑区域集成在衬底中。存储单元结构设置在存储区域上。多个逻辑器件设置在逻辑区域的多个逻辑子区域上。第一逻辑器件设置在第一逻辑子区域的第一上表面上。第二逻辑器件设置在第二逻辑子区域的第二上表面上。第三逻辑器件设置在第三逻辑子区域的第三上表面上。逻辑子区域的第一、第二和第三上表面的高度单调减小。通过将逻辑器件布置在衬底的多个凹进位置，可以提高设计灵活性，并且更适合具有多个工作电压的器件。本发明的实施例还涉及集成电路(IC)和用于形成集成电路的方法。

公开(公告)号：CN109786384A

公开(公告)日：2019-05-21

申请号：CN201811200304.7

申请日：2018-10-16

申请人： 台湾积体电路制造股份有限公司

发明人： 林孟汉 ,  邱德馨 ,  吴伟成 ,  邓立峯 ,  张健宏

IPC分类号： H01L27/11521 ,  H01L27/11526 ,  H01L27/11531

CPC分类号： H01L27/11286 ,  H01L21/76229 ,  H01L21/765 ,  H01L23/562 ,  H01L27/11524 ,  H01L27/11534 ,  H01L27/11546 ,  H01L29/0649 ,  H01L29/40114 ,  H01L29/404 ,  H01L29/66825

摘要： 本发明提供了一种包括半导体衬底和至少一个图案化的介电层的半导体结构。半导体衬底包括半导体部分、至少一个第一器件、至少一个第二器件和至少一个第一伪环。在通过半导体部分围绕的第一区上设置至少一个第一器件。在第二区上设置至少一个第二器件和至少一个第一伪环，并且第二区围绕第一区。至少一个图案化的介电层覆盖半导体衬底。本发明的实施例还提供了另一种半导体结构和一种制造半导体结构的方法。

公开(公告)号：CN116247021A

公开(公告)日：2023-06-09

申请号：CN202210981943.1

申请日：2022-08-16

申请人： 台湾积体电路制造股份有限公司

发明人： 庄学理 ,  邓立峯 ,  吴伟成

IPC分类号： H01L23/48 ,  H01L23/482 ,  H01L21/60 ,  H01L23/528 ,  H01L23/532 ,  H01L23/538 ,  H01L25/065 ,  H10B80/00

摘要： 本发明的各个实施例针对集成电路(IC)，其具有包括第一衬底、第一互连结构和第一混合接合结构的第一IC结构。第二IC结构包括第二衬底和在接合界面处邻接第一混合接合结构的第二混合接合结构。第二衬底包括：包括第一半导体器件的第一器件区域和包括第二半导体器件的第二器件区域。第一半导体器件是第一类型的IC器件，并且第二半导体器件是与第一类型的IC器件不同的第二类型的IC器件。接合布线结构将第一互连结构耦合至第一半导体器件和第二半导体器件。横向布线结构从第一器件区域下面连续横向延伸至第二器件区域下面。本申请的实施例还涉及形成集成电路的方法。

公开(公告)号：CN108172580B

公开(公告)日：2021-11-30

申请号：CN201711213904.2

申请日：2017-11-28

申请人： 台湾积体电路制造股份有限公司

发明人： 吴伟成 ,  邓立峯

IPC分类号： H01L27/11521 ,  H01L27/11526 ,  H01L21/28 ,  H01L29/423

摘要： 本发明的实施例提供了一种半导体器件及其制造方法。一种半导体器件包括非易失性存储器。非易失性存储器包括设置在衬底上的第一介电层、设置在介电层上的浮置栅极、控制栅极、设置在浮置栅极和控制栅极之间并且具有氧化硅层、氮化硅层以及氧化硅和氮化硅的多层中的一种的第二介电层，以及擦除栅极和选择栅极。擦除栅极和选择栅极包括底部多晶硅层和上部金属层的堆叠件。

公开(公告)号：CN109786384B

公开(公告)日：2021-02-26

申请号：CN201811200304.7

申请日：2018-10-16

申请人： 台湾积体电路制造股份有限公司

发明人： 林孟汉 ,  邱德馨 ,  吴伟成 ,  邓立峯 ,  张健宏

IPC分类号： H01L27/11521 ,  H01L27/11526 ,  H01L27/11531

摘要： 本发明提供了一种包括半导体衬底和至少一个图案化的介电层的半导体结构。半导体衬底包括半导体部分、至少一个第一器件、至少一个第二器件和至少一个第一伪环。在通过半导体部分围绕的第一区上设置至少一个第一器件。在第二区上设置至少一个第二器件和至少一个第一伪环，并且第二区围绕第一区。至少一个图案化的介电层覆盖半导体衬底。本发明的实施例还提供了另一种半导体结构和一种制造半导体结构的方法。

公开(公告)号：CN108122918A

公开(公告)日：2018-06-05

申请号：CN201710700452.4

申请日：2017-08-16

申请人： 台湾积体电路制造股份有限公司

发明人： 吴伟成 ,  邓立峯

IPC分类号： H01L27/11517 ,  H01L27/11521 ,  H01L27/11526

摘要： 半导体器件包括非易失性存储器。非易失性存储器包括设置在衬底上的第一介电层、设置在第一介电层上的浮置栅极，控制栅极以及设置在浮置栅极和控制栅极之间的第二介电层。第二介电层包括氧化硅层、氮化硅层和它们的多层中的一层。第一介电层包括在衬底上形成的第一-第一介电层以及在第一-第一介电层上形成的第二-第一介电层。第二-第一介电层包括具有高于氮化硅的介电常数的介电材料。本发明实施例涉及半导体器件及其制造方法。