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公开(公告)号：CN109324471B
公开(公告)日：2022-06-28
申请号：CN201711348855.3
申请日：2017-12-15
Applicant: 台湾积体电路制造股份有限公司
Inventor： 尤昶清 , 许志东 , 王世强 , 胡致嘉 , 陈尚承
IPC: G03F1/42
Abstract: 提供了多掩模多曝光光刻技术以及适当的掩模的实例。在一些实例中，光掩模包括：管芯区域；以及拼接区域，设置为邻近管芯区域并沿着光掩模的界线。拼接区域包括：用于形成集成电路部件的掩模部件；以及用于片内重叠测量的对准标记。本发明实施例涉及一种形成半导体器件的方法和掩模。
公开(公告)号：CN109324471A
公开(公告)日：2019-02-12
