公开(公告)号：CN117577631A

公开(公告)日：2024-02-20

申请号：CN202311149925.8

申请日：2023-09-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 尤昶清 ,  许惟迪

IPC: H01L23/544 ,  H01L23/528

Abstract: 本公开提供了生成伪焊盘图案的方法。根据本公开的实施例的制造三维集成电路器件的方法包括：接收包括设置在划线区域中的器件区域的设计布局，识别划线区域的围绕器件区域的中心部分和围绕中心部分的边缘部分，将边缘部分划分成多个矩形分区；将伪图案叠加在多个矩形分区的每个矩形分区上，以获得边缘伪图案，将伪图案叠加在中心部分上，以获得中心伪图案，从中心伪图案雕刻掉对应于器件区域的伪图案的部分，以获得净中心伪图案，基于边缘伪图案和净中心伪图案生成划线伪图案，以及制造包括划线伪图案的第一光掩模。本发明的实施例还提供了三维集成电路器件。

公开(公告)号：CN109856931A

公开(公告)日：2019-06-07

申请号：CN201810468057.2

申请日：2018-05-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 胡致嘉 ,  陈明发 ,  尤昶清

IPC: G03F9/00

Abstract: 一种制造半导体装置的方法包括以下步骤：在第一介电层之上沉积第一光刻胶；使用第一光刻掩模将第一光刻胶暴露于第一曝光；以及使用第二光刻掩模将第一光刻胶暴露于第二曝光。第一光刻胶的交叠区被暴露于第一曝光及第二曝光二者。此后，将第一介电层图案化以在交叠区中形成掩模叠置对齐标记。所述图案化包括：刻蚀第一介电层以形成沟槽；以及以导电材料填充沟槽以产生对齐标记。在对齐标记之上沉积第二介电层，且在所述第二介电层之上沉积第二光刻胶。使用用于对准的下伏的掩模叠置对齐标记将第三光刻掩模对齐到第二光刻胶。

公开(公告)号：CN109324471B

公开(公告)日：2022-06-28

申请号：CN201711348855.3

申请日：2017-12-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 尤昶清 ,  许志东 ,  王世强 ,  胡致嘉 ,  陈尚承

IPC: G03F1/42

Abstract: 提供了多掩模多曝光光刻技术以及适当的掩模的实例。在一些实例中，光掩模包括：管芯区域；以及拼接区域，设置为邻近管芯区域并沿着光掩模的界线。拼接区域包括：用于形成集成电路部件的掩模部件；以及用于片内重叠测量的对准标记。本发明实施例涉及一种形成半导体器件的方法和掩模。

公开(公告)号：CN109324471A

公开(公告)日：2019-02-12

申请号：CN201711348855.3

申请日：2017-12-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 尤昶清 ,  许志东 ,  王世强 ,  胡致嘉 ,  陈尚承

IPC: G03F1/42

Abstract: 提供了多掩模多曝光光刻技术以及适当的掩模的实例。在一些实例中，光掩模包括：管芯区域；以及拼接区域，设置为邻近管芯区域并沿着光掩模的界线。拼接区域包括：用于形成集成电路部件的掩模部件；以及用于片内重叠测量的对准标记。本发明实施例涉及一种形成半导体器件的方法和掩模。