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公开(公告)号：CN118918937A
公开(公告)日：2024-11-08
申请号：CN202410550358.5
申请日：2024-05-06
申请人： 台湾积体电路制造股份有限公司
摘要： 一种集成电路、记忆体电路以及用于操作记忆体电路的方法。集成电路包括一或多个功能电路以及可操作地耦接至一或多个功能电路的时脉产生电路。时脉产生电路用以：接收控制信号以在第一操作模式与第二操作模式之间切换一或多个功能电路；接收分别相应于第一操作模式与第二操作模式的第一时脉信号与第二时脉信号；以及基于第一时脉信号或第二时脉信号向一或多个功能电路输出时脉脉冲信号。时脉产生电路用以产生第一传导路径或第二传导路径以输出时脉脉冲信号。第一传导路径与第二传导路径中每一者包括预定门延迟数。本揭露的一些实施例用以提高记忆体装置的操作速度。
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公开(公告)号：CN113517281B
公开(公告)日：2024-09-06
申请号：CN202110294664.3
申请日：2021-03-19
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/092 , H01L21/8238
摘要： 一种半导体结构包括电源轨、位于电源轨上的第一源极/漏极导电部件、连接电源轨与第一源极/漏极导电部件的沟道；位于第一源极/漏极导电部件上的隔离部件，以及位于隔离部件上的第二源极/漏极导电部件，其中第一源极/漏极导电部件和第二源极/漏极导电部件的导电类型相反。本申请的实施例提供了半导体结构及其形成方法。
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公开(公告)号：CN113658620B
公开(公告)日：2024-06-11
申请号：CN202110850409.2
申请日：2021-07-27
申请人： 台湾积体电路制造股份有限公司
摘要： 存储器电路包括位于第一层上的第一存储器单元、位于与第一层不同的第二层上的第二存储器单元、位于与所述第一层和所述第二层不同的第三层上的第一选择晶体管、第一位线、第二位线和第一源极线。第一位线在第一方向上延伸，并且耦合到第一存储器单元、第二存储器单元和第一选择晶体管。第二位线在第一方向上延伸，并耦合到第一选择晶体管。第一源极线在第一方向上延伸，耦合到第一存储器单元和第二存储器单元，并且在与第一方向不同的第二方向上与第一位线分离。本发明的实施例还涉及操作存储器电路的方法。
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公开(公告)号：CN117062443A
公开(公告)日：2023-11-14
申请号：CN202310472448.2
申请日：2023-04-27
申请人： 台湾积体电路制造股份有限公司
摘要： 本公开总体涉及三维存储器器件和方法。在一个实施例中，一种器件包括：第一栅极结构，位于衬底之上，第一栅极结构包括位于第一栅极电介质的第一侧之上的第一栅极电极；第一电极和第二电极，设置在第一栅极电介质的与第一侧相反的第二侧之上；第二栅极结构，设置在第一电极和第二电极之间，第二栅极结构包括第二栅极电极和第二栅极电介质，第二栅极电介质至少在侧面包围第二栅极电极；以及半导体膜，设置在第一电极和第二电极之间，并且至少在侧面包围第二栅极结构，其中，第一栅极电介质或第二栅极电介质中的至少一者为存储器膜。
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公开(公告)号：CN115798564A
公开(公告)日：2023-03-14
申请号：CN202211139455.2
申请日：2022-09-19
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C29/56
摘要： 本揭露有关于一种记忆体装置及其测试方法。记忆体装置包含第一记忆体区块。第一记忆体区块包含第一记忆体次阵列及设置相邻于第一记忆体次阵列的第一界面部分。第一记忆体区块还包含通过第一界面部分电性耦合至第一记忆体次阵列的多个第一内连接结构及配置以电性耦合此些第一内连接结构的一对应者至晶体管的多个第二内连接结构。记忆体装置还包含设置相邻于第一记忆体区块的第一测试结构及第二测试结构，且每一者配置以模拟此些第二内连接结构的电性连接。第一测试结构及第二测试结构彼此电性耦合，且每一者与第一记忆体区块电性绝缘。
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公开(公告)号：CN115528031A
公开(公告)日：2022-12-27
申请号：CN202210992370.2
申请日：2022-08-18
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/112
摘要： 一种记忆体元件及其形成方法，一次性编程记忆体元件包含基板、第一晶体管、第二晶体管、第一字元线、第二字元线，和位元线。第一晶体管位于基板上，第一晶体管包含第一栅极结构，以及第一源/漏极区和第二源/漏极区，位于第一栅极结构的相对两侧。第二晶体管位于基板上，其中第二晶体管操作于反转模式，第二晶体管包含第二栅极结构，具有比第一栅极结构更多的功函数金属层，以及第三源/漏极区和第四源/漏极区，位于第二栅极结构的相对两侧。第一字元线位于第一晶体管的第一栅极结构上方并与其电性连接。第二字元线位于第二晶体管的第二栅极结构上方并与其电性连接。位元线位于第一晶体管的第一源/漏极区上方并与其电性连接。
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公开(公告)号：CN115497957A
公开(公告)日：2022-12-20
申请号：CN202210111877.2
申请日：2022-01-27
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/11597 , H01L27/1159 , H01L27/11585
摘要： 一种半导体元件、晶片及其制造方法，半导体元件包含源极及一对漏极，该对漏极在第一方向上设置于源极的任一侧上且与源极间隔开。在第一方向上延伸的通道层在垂直于第一方向的第二方向上设置于该源极及该对漏极的至少一个离轴外表面上。在第一方向上延伸的记忆体层在第二方向上设置于通道层的离轴外表面上。在第一方向上延伸的至少一个栅极层在第二方向上设置于记忆体层的离轴外表面上。栅极延伸结构在第一方向上自漏极中的各者至少部分地朝向源极延伸，且位于近接于通道层及相应漏极中的各者并与之接触。
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公开(公告)号：CN115346573A
公开(公告)日：2022-11-15
申请号：CN202210812563.5
申请日：2022-07-11
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C11/408 , G11C11/4094 , G06N3/04 , G06N3/08
摘要： 一种存储器器件包括乘法单元和可配置求和单元。乘法单元被配置为接收第N层的数据和权重，其中N是正整数。乘法单元被配置为将数据乘以权重以提供乘法结果。可配置求和单元由第N层值配置以接收第N层数量的输入并执行第N层数量的加法，并且对乘法结果求和并提供可配置求和单元输出。本申请的实施例还提供了一种操作存储器器件的方法。
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公开(公告)号：CN115249493A
公开(公告)日：2022-10-28
申请号：CN202110818296.8
申请日：2021-07-20
申请人： 台湾积体电路制造股份有限公司
摘要： 本文揭示一种记忆体阵列、其系统及其操作方法。在一态样中，记忆体系统包括：第一组记忆体单元，其包括第一串记忆体单元及第二串记忆体单元；及第一开关，其包括第一电极及第二电极，第一电极连接至第一串记忆体单元的多个第一电极及第二串记忆体单元的多个第一电极，第二电极连接至第一全域位元线，其中第一串记忆体单元的栅电极连接至第一字线，第二串记忆体单元的栅电极连接至第二字线。
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公开(公告)号：CN114792693A
公开(公告)日：2022-07-26
申请号：CN202210249518.3
申请日：2022-03-14
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/11585 , H01L27/1159 , H01L27/11597
摘要： 一种半导体晶粒及其制造方法，半导体晶粒包含：元件部分，包含在第一方向上延伸的半导体元件阵列；及至少一接口部分，在第一方向上定位于相邻于元件部分的轴向末端。至少一接口部分在垂直方向上具有梯状轮廓。接口部分包含：包含交替堆叠于彼此顶部上的多个栅极层与多个绝缘层的一堆叠，及插入于多个栅极层与多个绝缘层中的各者之间的记忆体层。
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