公开(公告)号：CN100536079C

公开(公告)日：2009-09-02

申请号：CN200480042616.X

申请日：2004-04-22

Applicant: 富士通微电子株式会社

Inventor： 八重樫铁男 ,  永井孝一

IPC: H01L21/304 ,  H01L21/66 ,  H01L21/8239 ,  H01L27/105

CPC classification number: H01L23/544 ,  H01L2223/54453 ,  H01L2223/5446 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体基板，其由以下部分构成：晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；第二台阶结构，其由以不同的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，并具有平坦表面，在上述表面上，至少具有被上述层间绝缘膜所覆盖的第一及第二膜厚监控图案，在上述表面上以包围上述第一膜厚监控图案的方式形成有由其他的多个图案构成的第一图案组，并在上述表面上，以包围上述第二膜厚监控图案的方式形成有由其他的多个图案构成的第二图案组，在上述表面上，上述第一膜厚监控图案及上述第一图案组具有第三面积率，上述第二膜厚监控图案及上述第二图案组具有第四面积率，上述第三面积率和上述第四面积率互不相同。

公开(公告)号：CN1926686B

公开(公告)日：2010-08-18

申请号：CN200480042436.1

申请日：2004-05-28

Applicant: 富士通微电子株式会社

Inventor： 八重樫铁男 ,  永井孝一

IPC: H01L27/105 ,  H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/11502 ,  H01L27/11507 ,  H01L28/57

Abstract: 本发明提供一种更加能够抑制铁电电容器伴随吸湿而恶化的半导体装置及其制造方法。该半导体装置具有：半导体基板；多个铁电电容器(101)，其形成在上述半导体基板的上方；多个第一密封环(102)，其包括在上述铁电电容器的同层上形成的金属膜；多个第二密封环(103)，其包围从多个上述第一密封环中选择的两个以上第一密封环；第三密封环(104)，其包围全部上述多个铁电电容器，同时包围全部上述第二密封环。当从与上述半导体基板的表面垂直的方向看，上述第一密封环包围单个铁电电容器，其中上述多个铁电电容器中的每一个具有相应的第一密封环，并且形成一个存储单元。

公开(公告)号：CN1782867B

公开(公告)日：2010-05-05

申请号：CN200510059080.9

申请日：2005-03-21

Applicant: 富士通微电子株式会社

Inventor： 八重樫铁男

IPC: G03F1/00 ,  G03F7/20 ,  H01L21/00

CPC classification number: G03F7/70625 ,  G03F1/42 ,  G03F1/44

Abstract: 制造半导体器件的标线片和方法。在抗蚀掩模上形成纵向和横向延伸的切割线以及由该切割线包围的芯片区域。在该切割线中成对地形成临界尺寸图案，同时使该切割线的中心线位于它们之间。通过从多个芯片区域中指定一个测量目标芯片区域，并且指定位于其左侧的临界尺寸图案的位置，在CD-SEM下对其中形成有这些图案的抗蚀膜的尺寸进行测量。然后，测量构成该临界尺寸图案的两个直线部分的距离，其中对从切割线的中心线观察位于测量目标芯片区域侧的测量点处的部分进行测量。