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公开(公告)号：CN113725353B
公开(公告)日：2024-05-03
申请号：CN202111032793.1
申请日：2021-09-03
摘要： 本发明提供了一种MTJ器件及其制作方法以及MRAM，该MTJ器件包括：衬底；设置在所述衬底上的叠层结构，所述叠层结构具有多层依次层叠的功能层；所述叠层结构包括：第一部分MTJ、第二部分MTJ和第三部分MTJ；所述第一部分MTJ中任一所述功能层的延伸方向与所述第三部分MTJ中同一所述功能层的延伸方向平行，且垂直于所述第二部分MTJ中同一所述功能层的延伸方向；所述第一部分MTJ中任一所述功能层与所述第三部分MTJ中同一所述功能层位于所述第二部分MTJ中同一所述功能层的两侧。应用本发明技术方案，在提高集成度的同时，提高了器件存储性能以及可靠性。
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公开(公告)号：CN117712024A
公开(公告)日：2024-03-15
申请号：CN202311793606.0
申请日：2023-12-22
IPC分类号： H01L21/762 , H01L21/84 , H01L27/12
摘要： 本申请公开了一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，半导体衬底包括毗邻的第一区域和第二区域，第一区域和第二区域分别具有第一填充结构和第二填充结构，刻蚀第一区域的半导体衬底，以形成第一填充结构之间的第一凹槽，在第一凹槽内依次填充第一材料和硅，刻蚀第一填充结构和第二填充结构，分别形成第一鳍结构和第二鳍结构，氧化第一材料，形成氧化绝缘层，本申请通过在成本较低的半导体衬底的第一区域和第二区域同时形成鳍式场效应晶体管的鳍结构，在利用半导体衬底同时制造得到基于SOI衬底的鳍式场效应晶体管和基于半导体衬底的鳍式场效应晶体管的基础上，降低了制造成本。
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公开(公告)号：CN117524882A
公开(公告)日：2024-02-06
申请号：CN202311690107.9
申请日：2023-12-08
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06 , H01L27/088 , H01L21/8234
摘要： 本发明涉半导体技术领域,公开了一种半导体器件的制造工艺和半导体器件，通过在硅晶圆顶部的第一区域处从下往上减薄，以及在减薄后的硅晶圆上依次生长外延层和半导体层，可以在本发明的衬底上生长SOI器件，不用只在SOI晶圆上生长SOI器件，降低了SOI器件的生产成本，另外通过本发明的衬底，可以在同一块衬底上生产SOI FinFET和体硅FinFET，实现了SOI FinFET的制程工艺和体硅FinFET的制程工艺的整合。
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公开(公告)号：CN113206010B
公开(公告)日：2023-10-24
申请号：CN202110486421.X
申请日：2021-04-30
IPC分类号： H01L21/28 , H10B41/35 , H01L29/423 , H01L29/66 , H01L29/788
摘要： 本发明公开了一种半导体器件及其制作方法，所述制作方法包括：提供一半导体衬底，所述半导体衬底的第一表面具有第一区域、第二区域和第三区域；在所述第三区域形成浮栅和控制栅；在所述第一表面内形成源极和漏极；形成第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；形成第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。本方案可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。
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公开(公告)号：CN113128114B
公开(公告)日：2023-07-07
申请号：CN202110411630.8
申请日：2021-04-16
IPC分类号： G06F30/27
摘要： 本发明涉及半导体技术领域,公开了一种半导体器件的SSTA模型优化方法，包括以下步骤：S1：向SSTA输入电晶体上的环形振荡器的路径延迟与其空间位置的假想关系曲线；S2：通过贝叶斯算法对电晶体上的环形振荡器的路径延迟进行学习；S3：使用SSTA对步骤S2中的学习结果进行分析，获取环形振荡器的路径延迟和其空间位置的实际关系曲线；在实际使用时，通过本发明可以对半导体器件制造的关键工艺参数进行排序，来筛选出重要的制程变异参，通过对重要的制程变异参数进行工艺制造过程改善或者材料改善，达到改善工艺良率和高频率MOSFET Amplifier效能提升。
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公开(公告)号：CN115511768A
公开(公告)日：2022-12-23
申请号：CN202110620654.4
申请日：2021-06-03
摘要： 本申请提供了一种晶圆缺陷诊断方法和诊断装置。该晶圆缺陷诊断方法先采集该工艺站点中各个生产机台生产的晶圆的缺陷信息，之后，获取该缺陷信息，并通过缺陷信息和各个机器手臂的特性信息，筛选出由机器手臂碰撞产生的碰撞缺陷；再之后，利用碰撞缺陷的缺陷信息和各个机器手臂的特性信息，对碰撞缺陷与各个机器手臂进行图像比对，确定造成该碰撞缺陷的机器手臂和生产机台，最后，通过发出检测提示，便可以通知工程师对相应生产机台进行检测，从而可以及时诊断出造成碰撞缺陷的生产机台，进而使得晶圆生产过程中的经济损失降低，并且也使得晶圆的良率提高。
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公开(公告)号：CN114121677B
公开(公告)日：2022-05-27
申请号：CN202210096839.4
申请日：2022-01-27
IPC分类号： H01L21/336 , H01L29/786
摘要： 本发明公开了一种FDSOI器件的沟道制作工艺优化方法，其可使沟道减薄，以满足栅极长度缩短、良好短沟道效应控制作用，同时可避免因沟道减薄而导致的源漏极电阻值增加、外延生长源漏极缺陷等问题出现，沟道制作工艺优化方法包括以下步骤：在晶圆上生长衬底，在衬底上依次制备隔离槽、沟道层、栅极层、源漏极区；对栅极层进行选择性刻蚀，使栅极层下方的沟道层暴露出来；选择性氧化暴露出的沟道层，获取第一沟道区氧化硅，第一沟道区氧化硅的厚度为第一预定厚度；刻蚀去除第一沟道区氧化硅，获取第二刻蚀槽；在第二刻蚀槽内氧化生长第二沟道区氧化硅，第二沟道区氧化硅的厚度为第二预定厚度。
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公开(公告)号：CN114361012A
公开(公告)日：2022-04-15
申请号：CN202111678019.8
申请日：2021-12-31
IPC分类号： H01L21/027 , H01L21/033 , H01L21/311
摘要： 本发明提供了一种半导体器件及其制作方法，通过第二光阻层和硬掩膜层共同作为掩膜以对待刻蚀层进行刻蚀，相较于仅仅通过第二光阻层为掩膜来刻蚀待刻蚀层的方式，本发明能够得到线宽尺寸更小的第二沟槽。本发明优化了半导体器件的制作方法，实现半导体器件中更微小尺寸的组成结构的制备。
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公开(公告)号：CN114093786B
公开(公告)日：2022-04-15
申请号：CN202210077135.2
申请日：2022-01-24
IPC分类号： H01L21/66 , G01R31/26 , G01R31/265 , G01B15/00
摘要： 本发明公开了一种FDSOI器件的接触孔连接位置检测方法，其可实现接触孔底端与介质层具体连接位置的准确检测，提供一半导体器件，半导体器件包括衬底、依次沉积于衬底的不同介质层，缺陷检测方法包括：提供接触孔刻蚀样本，将样本随机划分为第一样本、第二样本，样本中接触孔底端位于不同介质层，采集第一样本中接触孔输出电压，获取电子束成像图及灰度值，对各个第一样本进行剖切，获取接触孔与各介质层不同连接位置，根据输出电压与不同连接位置对应关系，建立第一数据库，根据灰度值与输出电压对应关系或根据灰度值与不同连接位置对应关系，建立第二数据库，基于第一数据库、第二数据库，对第二样本中接触孔连接位置进行检测。
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公开(公告)号：CN114121678A
公开(公告)日：2022-03-01
申请号：CN202210096848.3
申请日：2022-01-27
IPC分类号： H01L21/336 , H01L29/78
摘要： 本发明涉及finfet技术领域,公开了一种finfet的制造方法，在实际使用时，本发明在衬底上制作完栅极多晶硅层以及使用清洗溶液清洗衬底的表面后，对栅极多晶硅层与Fin的接触拐角处进行蚀刻，降低栅极多晶硅层与Fin的接触拐角，进而避免栅极多晶硅层与Fin的接触拐角过大而导致制作完的finfet的栅极与Fin的接触拐角过大；又或者当去除掉衬底上的栅极多晶硅层后，通过先在栅极多晶硅层处制造一层填充层，然后再制作高介电层和栅极金属，可以降低finfet的栅极与Fin的接触拐角，进而避免finfet的栅极与Fin的接触拐角过大而影响finfet的交流性能，提高finfet的良品率。
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