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公开(公告)号：CN112987898A
公开(公告)日：2021-06-18
申请号：CN202011456888.1
申请日：2020-12-11
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
IPC: G06F1/26
Abstract: 本公开的实施例涉及计算系统功率管理设备、系统和方法。提供了系统和设备使得能够对存储器内的多个存储器电路(例如多个存储器单元阵列)中的每个存储器电路的保持或激活状态进行粒度控制。多个存储器阵列中的每个相应的存储器阵列被耦合到相应的镇流器驱动器和相应的存储器阵列的相应的激活存储器信号开关。一个或多个电压调节器被耦合到镇流器驱动器栅极节点和相应存储器阵列中的至少一个存储器阵列的偏置节点。在操作中，相应的存储器阵列的相应的激活存储器信号开关使得相应的存储器阵列在相应的存储器阵列的激活状态与相应的存储器阵列的保持状态之间转换。
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公开(公告)号：CN112070219A
公开(公告)日：2020-12-11
申请号：CN202010518406.4
申请日：2020-06-09
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
Abstract: 本公开的实施例涉及用于存储器内计算的元件。布置在多个列和多个行中的存储器阵列。计算电路各自根据对应列中的单元值来推算计算值。列复用器循环通过多个数据线，多个数据线各自与计算电路相对应。集群循环管理电路装置基于存储计算集群的数据的列的数目来确定复用器循环的数目。当列复用器循环通过数据线时，感测电路经由列复用器从计算电路获得计算值。感测电路组合在确定数目的复用器循环内所获得的计算值。第一时钟可以启动复用器，以循环通过其数据线达确定数目的复用器循环，并且第二时钟可以启动每个个体循环。复用器或附加电路装置可以用于修改数据被写入列的顺序。
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公开(公告)号：CN113270126A
公开(公告)日：2021-08-17
申请号：CN202110133869.3
申请日：2021-02-01
Applicant: 意法半导体国际有限公司 , 意法半导体股份有限公司
Abstract: 本公开的实施例涉及流访问存储器设备、系统和方法。一种系统包括随机存取存储器，该随机存取存储器被组织成可单独寻址的字。流访问控制电路装置被耦合到随机存取存储器的字线。流访问控制电路装置通过生成控制信号以驱动字线流访问确定区域的多个可单独寻址的字来对用于访问随机存取存储器的确定区域的多个可单独寻址的字的请求做出响应。该请求指示与确定区域相关联的偏移和与流访问相关联的模式。
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公开(公告)号：CN112463354A
公开(公告)日：2021-03-09
申请号：CN202010937360.X
申请日：2020-09-08
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
Abstract: 本公开的实施例涉及在容错系统中以较低的Vmin操作的经标记的存储器。一种存储器管理电路装置，被布置为多个存储器单元。存储器单元被配置为以确定的电压操作。耦合到多个存储器单元的存储器管理电路装置将多个存储器单元中的第一集合标记为低电压单元，并且将多个存储器单元中的第二集合标记为高电压单元。基于标记，电源将低电压提供给存储器单元中的第一集合，并且将高电压提供给存储器单元中的第二集合。
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公开(公告)号：CN113270126B
公开(公告)日：2025-01-21
申请号：CN202110133869.3
申请日：2021-02-01
Applicant: 意法半导体国际有限公司 , 意法半导体股份有限公司
Abstract: 本公开的实施例涉及流访问存储器设备、系统和方法。一种系统包括随机存取存储器，该随机存取存储器被组织成可单独寻址的字。流访问控制电路装置被耦合到随机存取存储器的字线。流访问控制电路装置通过生成控制信号以驱动字线流访问确定区域的多个可单独寻址的字来对用于访问随机存取存储器的确定区域的多个可单独寻址的字的请求做出响应。该请求指示与确定区域相关联的偏移和与流访问相关联的模式。
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Patent Agency Ranking
公开(公告)号：CN214504409U
公开(公告)日：2021-10-26
申请号：CN202022969368.2
申请日：2020-12-11
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
IPC: G06F15/78
Abstract: 本公开的实施例涉及片上系统设备、计算系统以及存储器设备。提供了系统和设备使得能够对存储器内的多个存储器电路(例如多个存储器单元阵列)中的每个存储器电路的保持或激活状态进行粒度控制。多个存储器阵列中的每个相应的存储器阵列被耦合到相应的镇流器驱动器和相应的存储器阵列的相应的激活存储器信号开关。一个或多个电压调节器被耦合到镇流器驱动器栅极节点和相应存储器阵列中的至少一个存储器阵列的偏置节点。在操作中，相应的存储器阵列的相应的激活存储器信号开关使得相应的存储器阵列在相应的存储器阵列的激活状态与相应的存储器阵列的保持状态之间转换。
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公开(公告)号：CN110138361B
公开(公告)日：2024-10-25
申请号：CN201811326134.7
申请日：2018-11-08
Applicant: 意法半导体国际有限公司
IPC: H03K3/3562 , G11C16/30
Abstract: 本公开涉及低压主从触发器，具体涉及一种主从触发器存储电路，其在主锁存的输入处具有部分传送门晶体管。部分传送门晶体管包括上拉时钟使能晶体管，用于选择性地将测试开关的高输出耦合至主锁存器的输入。主锁存器的输入还直接耦合至部分传送门周围的测试开关的低输出。此外，提供了一种修改的电路布局，其中主锁存器具有三个反相器。第一反相器耦合至主锁存器的输入。第二和第三反相器耦合至第一反相器的输出，第二反相器具有耦合至第一反相器的输入的输出，并且第三反相器具有耦合至主锁存器的输出的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的。
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公开(公告)号：CN112435700A
公开(公告)日：2021-03-02
申请号：CN202010861507.1
申请日：2020-08-25
Applicant: 意法半导体国际有限公司
IPC: G11C11/417 , G06N3/063
Abstract: 本公开涉及存储器内计算、高密度阵列。一种进行存储器内计算操作的存储器单元，包括一对交叉耦合的反相器和用于选择性地进行与一对交叉耦合的反相器的逻辑状态相关联的读/写/保持操作的一对晶体管。存储器单元还包括栅极耦合到一对交叉耦合的反相器并关于一对交叉耦合的反相器对称布置的一组晶体管。该存储器单元的输出节点位于该组晶体管的端子处，并且基于一对交叉耦合的反相器以及设置在该组晶体管的对之间的输入节点的逻辑状态来提供输出。可生成具有能够进行存储器内计算操作的高密度布置存储器单元的存储器单元阵列。存储器单元可被布置为神经网络，该神经网络包括基于相应存储器单元的逻辑状态提供逻辑输出操作的一组存储器单元网络。
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公开(公告)号：CN112053712A
公开(公告)日：2020-12-08
申请号：CN202010504032.0
申请日：2020-06-05
Applicant: 意法半导体国际有限公司
IPC: G11C7/10 , G11C7/18 , G11C8/10 , G11C11/418 , G11C11/419
Abstract: 本公开的实施例涉及具有集成偏差元件的存储器内计算阵列。一种存储器内计算(IMC)设备包括具有第一多个单元的计算阵列。计算阵列被布置为与多列单元相交的多行单元。第一多个单元中的每个单元通过其对应的行和列可标识。IMC设备还包括多个计算引擎和多个偏差引擎。每个计算引擎分别形成在第二多个单元中的不同单元中，其中第二多个单元由第一多个单元中的单元形成。每个计算引擎形成在相应的行和列交叉点处。多个偏差引擎中的每个偏差引擎被布置为将来自多个计算引擎中的至少一个计算引擎的输出与相应的偏差值进行计算组合。
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公开(公告)号：CN110138361A
公开(公告)日：2019-08-16
申请号：CN201811326134.7
申请日：2018-11-08
Applicant: 意法半导体国际有限公司
IPC: H03K3/3562 , G11C16/30
Abstract: 本公开涉及低压主从触发器，具体涉及一种主从触发器存储电路，其在主锁存的输入处具有部分传送门晶体管。部分传送门晶体管包括上拉时钟使能晶体管，用于选择性地将测试开关的高输出耦合至主锁存器的输入。主锁存器的输入还直接耦合至部分传送门周围的测试开关的低输出。此外，提供了一种修改的电路布局，其中主锁存器具有三个反相器。第一反相器耦合至主锁存器的输入。第二和第三反相器耦合至第一反相器的输出，第二反相器具有耦合至第一反相器的输入的输出，并且第三反相器具有耦合至主锁存器的输出的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的。
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