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公开(公告)号：CN116775536A
公开(公告)日：2023-09-19
申请号：CN202310260392.4
申请日：2023-03-17
Applicant: 意法设计与应用股份有限公司 , 意法半导体股份有限公司 , 意法半导体应用有限公司
Abstract: 本公开涉及处理系统、相关集成电路、设备和方法。在一个实施例中，处理系统包括子电路，该子电路包括三态驱动器电路，其中该三态驱动器电路具有组合逻辑电路，该组合逻辑电路被配置为监测第一信号和第二信号的逻辑电平，并且根据第一信号和第二信号的逻辑电平选择性地激活以下开关状态之一：在第一开关状态中，通过闭合第一电子开关将传输端子连接到正电源端子，在第二开关状态中，通过闭合第二电子开关将传输端子连接到负电源端子，并且在第三开关状态中，通过断开第一电子开关和第二电子开关将传输端子置于高阻抗状态。
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公开(公告)号：CN108959138B
公开(公告)日：2021-08-06
申请号：CN201810451270.2
申请日：2018-05-11
Applicant: 意法半导体股份有限公司
IPC: G06F13/20
Abstract: 一种系统包括：知识产权电路；通用输入/输出电路，经由数据路径耦合至知识产权电路；以及开关，耦合至数据路径。开关经由在开关使能路径上传播的开关使能信号可启动，开关使能路径具有耦合至知识产权电路的第一端和耦合至通用输入/输出电路的第二端。系统还包括沿着开关使能路径耦合在知识产权电路与通用输入/输出电路之间的安全链路电路。安全链路电路对知识产权电路和通用输入/输出电路的安全性状态敏感，安全链路电路配置为响应于知识产权电路和通用输入/输出电路具有相同的安全性状态，而允许在开关使能路径上传播开关使能信号。
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公开(公告)号：CN111624903B
公开(公告)日：2023-07-21
申请号：CN202010124922.9
申请日：2020-02-27
Applicant: 意法半导体股份有限公司
IPC: G05B19/042
Abstract: 本公开的实施例涉及处理系统、对应装置及对应方法。集成电路包括耦合到参考时钟信号节点的时钟控制电路以及包括电压调节器、数字电路和模拟电路的多个电路。电压调节器在操作中提供经调节的电压。时钟控制电路在操作中生成系统时钟。输入/输出接口电路装置被耦合到多个电路和共用输入/输出节点。输入/输出接口电路装置在操作中将多个电路中的一个电路选择性地耦合到共用输入/输出节点。
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公开(公告)号：CN108572938B
公开(公告)日：2022-06-24
申请号：CN201710898491.X
申请日：2017-09-28
Applicant: 意法半导体股份有限公司 , 意法半导体(鲁塞)公司
IPC: G06F15/78
Abstract: 本公开涉及在IP与多个GPIO之间具有安全SOC连接的系统及对应方法。例如，一种集成电路包括：一个或多个知识产权(IP)核；一个或多个通用输入/输出(GPIO)接口，每个GPIO接口均具有一个或多个端口；以及一个或多个安全电路，每个安全电路均耦合在IP核与GPIO接口之间。安全电路在操作中基于IP核的安全状态的指示、GPIO接口的安全状态的指示或者IP核的安全状态的指示与GPIO接口的安全状态的指示两者选择性地启用耦合至安全电路的IP核与GPIO接口之间的通信。
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公开(公告)号：CN108572938A
公开(公告)日：2018-09-25
申请号：CN201710898491.X
申请日：2017-09-28
Applicant: 意法半导体股份有限公司 , 意法半导体(鲁塞)公司
IPC: G06F15/78
Abstract: 本公开涉及在IP与多个GPIO之间具有安全SOC连接的系统及对应方法。例如，一种集成电路包括：一个或多个知识产权(IP)核；一个或多个通用输入/输出(GPIO)接口，每个GPIO接口均具有一个或多个端口；以及一个或多个安全电路，每个安全电路均耦合在IP核与GPIO接口之间。安全电路在操作中基于IP核的安全状态的指示、GPIO接口的安全状态的指示或者IP核的安全状态的指示与GPIO接口的安全状态的指示两者选择性地启用耦合至安全电路的IP核与GPIO接口之间的通信。
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Patent Agency Ranking
公开(公告)号：CN114113819B
公开(公告)日：2025-03-07
申请号：CN202110974452.X
申请日：2021-08-24
Applicant: 意法半导体股份有限公司
IPC: G01R31/00 , G01R31/316 , G01R31/52 , G01R31/74
Abstract: 本公开的实施例涉及电子器件及对应的自测试方法。电子器件(诸如，e‑fuse)包括被配置为设置为一个或多个自测试配置的模拟电路装置。为此，器件具有自测试控制器电路装置，自测试控制器电路装置包括：模拟配置和感测电路，被配置为将模拟电路装置设置为一个或多个自测试配置，并感测在被设置为这种自测试配置的模拟电路装置中出现的测试信号；数据采集电路，配置为采集在模拟感测电路装置处感测到的测试信号并将感测到的测试信号转换为数字；及故障事件检测电路，被配置为对照参考参数检查转换为数字的测试信号。器件包括集成在其中的自测试控制器，自测试控制器被配置为在测试定序器的协调下控制器件的零件或级以配置电路、获取数据和控制测试执行。
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公开(公告)号：CN110504952B
公开(公告)日：2024-12-24
申请号：CN201910371427.5
申请日：2019-05-06
Applicant: 意法半导体股份有限公司
Abstract: 本申请的各实施例涉及复位电路、对应的设备和方法。一种电路包括配置用以接收复位信号的第一节点。复位驱动级驱动复位节点。复位驱动级经由用以传播复位信号至复位驱动级的复位信号路径而耦合至第一节点。作为断言复位信号的复位激励状态的结果而激活复位驱动级。感测节点经由信号感测路径耦合至复位节点。感测节点对于复位节点的信号水平达到复位阈值敏感。复位信号保持电路块耦合至第一节点并配置用于接收复位命令信号和作为接收到复位命令信号的结果而断言第一节点处复位信号的复位激励状态。
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公开(公告)号：CN117032042A
公开(公告)日：2023-11-10
申请号：CN202311121040.7
申请日：2020-02-27
Applicant: 意法半导体股份有限公司
IPC: G05B19/042
Abstract: 本公开的实施例涉及处理系统、对应装置及对应方法。集成电路包括耦合到参考时钟信号节点的时钟控制电路以及包括电压调节器、数字电路和模拟电路的多个电路。电压调节器在操作中提供经调节的电压。时钟控制电路在操作中生成系统时钟。输入/输出接口电路装置被耦合到多个电路和共用输入/输出节点。输入/输出接口电路装置在操作中将多个电路中的一个电路选择性地耦合到共用输入/输出节点。
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公开(公告)号：CN111624903A
公开(公告)日：2020-09-04
申请号：CN202010124922.9
申请日：2020-02-27
Applicant: 意法半导体股份有限公司
IPC: G05B19/042
Abstract: 本公开的实施例涉及处理系统、对应装置及对应方法。集成电路包括耦合到参考时钟信号节点的时钟控制电路以及包括电压调节器、数字电路和模拟电路的多个电路。电压调节器在操作中提供经调节的电压。时钟控制电路在操作中生成系统时钟。输入/输出接口电路装置被耦合到多个电路和共用输入/输出节点。输入/输出接口电路装置在操作中将多个电路中的一个电路选择性地耦合到共用输入/输出节点。
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公开(公告)号：CN110504952A
公开(公告)日：2019-11-26
申请号：CN201910371427.5
申请日：2019-05-06
Applicant: 意法半导体股份有限公司
Abstract: 本申请的各实施例涉及复位电路、对应的设备和方法。一种电路包括配置用以接收复位信号的第一节点。复位驱动级驱动复位节点。复位驱动级经由用以传播复位信号至复位驱动级的复位信号路径而耦合至第一节点。作为断言复位信号的复位激励状态的结果而激活复位驱动级。感测节点经由信号感测路径耦合至复位节点。感测节点对于复位节点的信号水平达到复位阈值敏感。复位信号保持电路块耦合至第一节点并配置用于接收复位命令信号和作为接收到复位命令信号的结果而断言第一节点处复位信号的复位激励状态。
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