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公开(公告)号：CN116755923A
公开(公告)日：2023-09-15
申请号：CN202310774573.9
申请日：2023-06-27
申请人： 无锡中微亿芯有限公司
摘要： 本申请公开了一种抗单粒子翻转的存算架构FPGA，涉及FPGA技术领域，该存算架构FPGA中位于同一个子区域内的资源模块通过FPGA内部的互连资源相连以实现一个存算单元，且存算单元中的寄存器替换为使用奇偶寄存器，利用资源模块实现校验电路，在存算运算过程中利用校验电路对奇偶寄存器进行校验，在校验确定寄存器数据错误时，及时触发存算单元重新执行该项存算运算，避免因为单粒子翻转失效带来的瞬态错误而导致的运算错误，从而可以在通过多存算单元实现并行的多核存算运算时保证运行的准确性，具有突出的数据处理效率、运算速度和运行可靠性。
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公开(公告)号：CN115048892A
公开(公告)日：2022-09-13
申请号：CN202210723992.5
申请日：2022-06-24
申请人： 无锡中微亿芯有限公司
IPC分类号： G06F30/347 , G06F30/392 , G06F30/398
摘要： 本申请公开了一种FPGA的基于模块连接关系的IO模块布局方法，涉及FPGA技术领域，该方法基于待布IO模块相连的各个预定功能模块的布局位置确定待布IO模块的IO布局位置，使得与其相连的各个预定功能模块之间的各组信号连接关系的综合电路性能最优，该方法从使得综合电路性能最优的角度出发，借由用户输入网表提供的功能模块的连接信息，以及预先固定的预定功能模块的布局位置来协助布局，可以避免常规随机布局带来的问题，从而使得后续的全局布局质量较优。
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公开(公告)号：CN113407387B
公开(公告)日：2022-08-30
申请号：CN202110545638.3
申请日：2021-05-19
申请人： 无锡中微亿芯有限公司
IPC分类号： G06F11/22
摘要： 本发明公开了一种避免漏采样的FPGA在线调试方法，涉及FPGA技术领域，该方法由FPGA基于配置码流利用可编程逻辑资源实现用户电路和监控电路，在用户电路的运行过程中，监控电路根据触发时延调整采样策略和/或调整待观测信号到达监控电路的时钟周期，使得采样策略与待观测信号的预设时钟周期的数据到达监控电路的时钟周期匹配对齐并采样存储；该方法可以有效避免监控电路对触发信号的响应过程所导致的触发时延大于采样时钟的时钟周期而导致的漏采样问题，可以保证数据采样的全面性和准确性，从而有利于提高调试的准确性。
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公开(公告)号：CN112558669B
公开(公告)日：2022-05-31
申请号：CN202011438832.3
申请日：2020-12-10
申请人： 无锡中微亿芯有限公司 , 中国电子科技集团公司第五十八研究所
IPC分类号： G05F1/56
摘要： 本发明公开了一种FPGA的具有自测试可调功能的分布式电源网络，涉及FPGA技术领域，该分布式电源网络包括若干个独立的电源区域块，带隙基准模块连接各个电源区域块中的低压差线性稳压器提供参考电压，每个电源区域块中的低压差线性稳压器分别通过驱动阵列输出供电，同时各个低压差线性稳压器的电压通过测试电路引出到外部进行测试并通过微调信号产生电路进行相应的调整，分布式的供电设计有效降低单个低压差线性稳压器的电流负载，保证电源网络的稳定性，内置的测试电路和微调信号产生电路可以减小不同电源区域块之间工艺及负载造成的电压误差，解决了芯片制造工艺不断缩小和芯片规模不断增大导致的设计瓶颈，提高了芯片的可靠性和可扩展性。
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公开(公告)号：CN112597721B
公开(公告)日：2022-03-18
申请号：CN202011597586.6
申请日：2020-12-29
申请人： 无锡中微亿芯有限公司 , 中国电子科技集团公司第五十八研究所
IPC分类号： G06F30/33
摘要： 本发明公开了一种高效的FPGA集成验证方法，涉及FPGA技术领域，该方法在解析全配置码流得到帧头字段、配置寄存器字段以及帧尾字段后，根据目标测试用例占用的逻辑资源区域裁剪配置寄存器帧字段，再与帧头字段和帧尾字段一起生成缩减后的配置码流，由于缩减了配置码流，因此可以大大减少下载和配置码流数据的时间，因此可以有效缩短仿真时间，提高仿真效率，使得FPGA全芯片集成验证的配置时间大大缩短。
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公开(公告)号：CN111753484B
公开(公告)日：2021-12-24
申请号：CN202010611936.3
申请日：2020-06-30
申请人： 无锡中微亿芯有限公司 , 中国电子科技集团公司第五十八研究所
IPC分类号： G06F30/343
摘要： 本发明公开了一种基于电路性能的多裸片结构FPGA的布局方法，涉及FPGA领域，该方法将一个大的用户输入网表切割为多个小的子网表，确保每个裸片可以有足够的资源对各个小的子网表进行布局，在固定所有IO口的位置后，对裸片之间的信号连接关系进行电路性能分析确定其关键指数，根据其关键指数在裸片上选定连接点形成与其匹配的连接路径并添加虚拟加力点，然后基于虚拟加力点对相应连接点的牵引作用和指定位置的IO口的牵引作用对各个裸片进行单裸片布局，裸片间相互牵引且利用电路性能更优的连接路径排布形成电路性能较差的信号连接关系，可以使得整个多裸片结构FPGA整体电路性能趋于最优。
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公开(公告)号：CN111753476B
公开(公告)日：2021-12-24
申请号：CN202010611884.X
申请日：2020-06-30
申请人： 无锡中微亿芯有限公司 , 中国电子科技集团公司第五十八研究所
IPC分类号： G06F30/34
摘要： 本发明公开了一种基于FPGA的ASIC快速定制方法，涉及ASIC技术领域，该方法基于FPGA架构对其进行层次化优化设计、内部配置RAM固化以及上电启动优化得到优化后的第一版图数据文件，依据符合用户定制需求的码流文件与第一版图数据文件中的端口信息得到码流解析文件，再依据码流解析文件对第一版图数据文件修改实现版图打孔操作最终完成定制ASIC；这种以FPGA原形为母片快速定制ASIC的做法，可以大大缩短了电路研制周期和TTM时间，且定制得到的ASIC与母片源于统一的体系结构和工具，实现起来更灵活，可实现灵活优化和改进。
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公开(公告)号：CN113657060A
公开(公告)日：2021-11-16
申请号：CN202110954442.X
申请日：2021-08-19
申请人： 无锡中微亿芯有限公司
摘要： 本发明公开了一种提高FPGA用户设计安全性的方法，涉及FPGA技术领域，该方法通过修改进入FPGA的加密码流或者FPGA输出的内容，使得进入FPGA的加密码流中的对应于起始地址的第一内容与起始地址的加密字不同，或者，FPGA输出的对应于起始地址的第二内容与起始地址的明码不同，从而使得第一内容和第二内容无法形成起始地址的明码与加密码的对应关系，可以在实现输出起始地址的内容的基础上，避免起始地址的全部明码和全部加密码同时在FPGA外显现，从而避免形成破解加密码流的漏洞，提高了用户设计的安全性。
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公开(公告)号：CN111710659B
公开(公告)日：2021-10-22
申请号：CN202010620243.0
申请日：2020-07-01
申请人： 无锡中微亿芯有限公司
IPC分类号： H01L23/544 , H01L21/66 , H01L21/67
摘要： 本申请提供了一种利用测试裸片进行测试的硅连接层测试电路，涉及半导体技术领域，在测试裸片内部布设JTAG控制逻辑和边界扫描测试链以形成测试电路，测试裸片与硅连接层表面布设相同排布方式的连接点，使得测试裸片置于载体上与硅连接层表面贴合时即能实现连接点之间的对接，从而可以利用测试裸片内部的测试电路完成对硅连接层内信号通路结构的测试激励传输以及测试结果捕获，可以轻松实现对硅连接层的测试以在装配前对硅连接层进行快速筛选，保证后期可以采用功能正常的硅连接层与裸片组装形成正常的多裸片硅堆叠互连结构，以保证生产良率。
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公开(公告)号：CN111679615B
公开(公告)日：2021-10-15
申请号：CN202010620172.4
申请日：2020-07-01
申请人： 无锡中微亿芯有限公司
IPC分类号： G05B19/042
摘要： 本申请公开了一种内部集成具有不同位宽连线的片上网络的FPGA装置，涉及FPGA技术领域，该FPGA装置内部集成有片上网络，片上网络内部相邻的路由节点通过路由通道双向互连，任意两个路由节点之间通过若干个路由通道形成节点互连路径；不同路由节点之间的路由通道的连线位宽相同或不同，片上网络内至少包括两种不同连线位宽的路由通道，该片上网络的路由节点之间的路由通道配置成不同宽度，同时路由节点支持多种位宽模式，配合可调位宽的路由通道可以根据需要实现两路由节点间不同位宽的通信，提高传输带宽。
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