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公开(公告)号：CN114784133B
公开(公告)日：2023-06-27
申请号：CN202210406250.X
申请日：2022-04-18
Applicant: 杭州电子科技大学
IPC: H01L31/0352 , H01L31/115 , H01L31/18
Abstract: 本发明公开了一种NP层交替外延的碳化硅微沟槽中子探测器结构。本发明结构采用多次外延法在N+衬底上依次交替制作N型层和P型层。首先在N+衬底上外延第一层N型层，之后在第一层N型层上外延第一层P型层，之后在第一层P型层外延层上外延第二层N型层，之后在第二层N型层外延层上外延第二层P型层，直到外延最后一层为N型层为止。如果外延的N型层一共有M层，则外延的P型层一共有M‑1层，总的外延层数为2M‑1层。每个N型层与每个P型层的厚度、掺杂浓度完全相同。本发明在外延层内部形成“锯齿形”的纵向电场分布，该电场分布更加均匀，使探测器在更低的衬底偏压下实现外延层的全耗尽，从而有效降低SiC微沟槽中子探测器的工作电压。
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公开(公告)号：CN114784132A
公开(公告)日：2022-07-22
申请号：CN202210406230.2
申请日：2022-04-18
Applicant: 杭州电子科技大学
IPC: H01L31/0352 , H01L31/115 , H01L31/18
Abstract: 本发明公开了一种碳化硅微沟槽中子探测器结构。本发明采用多步外延加离子注入掺杂方法在N+衬底上形成交替的N柱区和P柱区，N柱区和P柱区构成的“超结”结构能够形成空间电荷区，能显著改善传统单一外延层电场的非均匀分布，可使整个外延层范围内的纵向电场则呈现非常均匀的分布。均匀的外延层纵向电场分布能使探测器在更低的衬底工作偏压下实现灵敏区的全耗尽，可有效降低SiC微沟槽中子探测器的全耗尽工作电压，进而降低后端供电电路研发成本并，同时提高探测器和后端电路的工作可靠性。
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公开(公告)号：CN114613843A
公开(公告)日：2022-06-10
申请号：CN202210247580.9
申请日：2022-03-14
Applicant: 杭州电子科技大学
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明公开了一种抗总剂量辐射效应的SOI LDMOS器件加固结构。本发明通过外延方法在埋氧层2的界面生长一层薄的N‑扩展层，该N‑扩展层可吸取因辐照在埋氧层引入固定正电荷镜像产生的电子；通过离子注入方法在浅槽隔离氧化层的下表面的拐角附近形成一个P保护区，该P保护区能够降低浅槽隔离拐角附近体硅内部电场峰值，从而提高器件的横向击穿电压；通过高能离子注入方法在漂移区形成一个P‑柱区15，该P‑柱区能够起到电导调制作用，在同一耐压条件下可以提高漂移区浓度对击穿电压的变化窗口。本发明在相同耐压条件下不但降低了比导通电阻，还可以大幅度提高器件的抗总剂量性能，从而保证SOI LDMOS器件在空间辐射环境中长时间稳定工作。
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公开(公告)号：CN113206166A
公开(公告)日：2021-08-03
申请号：CN202110457676.3
申请日：2021-04-27
Applicant: 杭州电子科技大学
IPC: H01L31/118 , G01T1/24
Abstract: 本发明公开一种基于双转换层的沟槽型碳化硅中子探测器，包括由下至上依次设置的背面欧姆接触电极、N+型4H‑SiC衬底、N‑型4H‑SiC外延层、正面欧姆接触电极，所述N‑型4H‑SiC外延层顶端等间距开设有若干沟槽，所述沟槽表面和所述N+型4H‑SiC衬底顶端均设置有P+掺杂区，所述沟槽内设置有双层转换层，所述双层转换层与所述P+掺杂区相接触。本发明能够实现在有限的沟槽深度内填充两种不同的转换材料，进一步的提升中子探测效率。
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公开(公告)号：CN112308791A
公开(公告)日：2021-02-02
申请号：CN202011084723.6
申请日：2020-10-12
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于灰像素统计的颜色恒常性方法。基于对自然场景下多光谱图像中彩色像素与中性灰像素光谱分布的差异规律的研究。本发明的具体步骤如下：首先，取得一张偏色图像作为待修正图像；通过低通滤波将待修正图像分为基础层和细节层；在基础层图像上进行通道相关性检测；根据检测结果对待修正图像进行参数自适应的超像素分割；利用细节层图像，筛选出满足对比度要求的超像素；根据RGB通道间的分布差异规律，计算出筛选的超像素接近中性灰的程度；最终选取一定数量的最接近中性灰的超像素来估计场景光源颜色。本发明具有更高的准确性和鲁棒性，且算法复杂性较低，计算简单，更具有实时性。
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Patent Agency Ranking
公开(公告)号：CN111799333A
公开(公告)日：2020-10-20
申请号：CN202010708501.0
申请日：2020-07-22
Applicant: 杭州电子科技大学
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L29/06
Abstract: 本发明公开一种具有电场调制区域的UMOSFET结构，包括由下到上依次层叠设置的N+衬底、N-漂移区、电流扩展层、P-体区，P-体区上表并列设有N+源区和P+源区；还包括沟槽，沟槽贯穿N+源区、P-体区、电流扩展层，沟槽底部位于N-漂移区内；沟槽下方设有P+屏蔽层，沟槽内壁设有栅极氧化膜，栅极氧化膜内部设有栅极；P-体区下方设有电场调制区域，电场调制区域贯穿所述电流扩展层，电场调制区域底部位于N-漂移区内；电场调制区域与沟槽之间设有间隙；电场调制区域包括内嵌有P型区的N型区。本发明具有电场调制区域的UMOSFET结构相较于传统UMOSFET结构具有更高的击穿电压和更好的正向导通特性。
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公开(公告)号：CN106601800B
公开(公告)日：2020-09-15
申请号：CN201611094731.2
申请日：2016-12-02
Applicant: 杭州电子科技大学
IPC: H01L29/739 , H01L29/06
Abstract: 本发明提出了一种沟槽绝缘栅双极型晶体管,包括N‑型电压阻挡层、P型沟道区、P+欧姆接触区、N+发射区、P‑集电区、P+集电极区、N+衬底层以及沟槽栅极、栅氧介质层；其中，所述N‑型电压阻挡层和P型沟道区之间还存在一层N型电流增强层，所述的N‑型电压阻挡层与P型集电区之间存在一层N型缓冲层。该新结构背部具有一个由N‑型电压阻挡层、P‑集电区和N+衬底层组成的NPN晶体管，该NPN晶体管在器件关断过程中为N‑型电压阻挡层内存储的过量电子提供一个快速抽取的通道，减小器件的关断时间，从而减小器件的关断损耗，进而改善器件的通态压降与关断损耗之间的折衷关系。
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公开(公告)号：CN106601788B
公开(公告)日：2020-08-11
申请号：CN201611094580.0
申请日：2016-12-02
Applicant: 杭州电子科技大学
IPC: H01L29/06 , H01L29/772
Abstract: 本发明公开了一种抗总剂量辐射加固的Z栅MOS晶体管，其源区、漏区和栅极分布在一个有源区之内；所述栅极呈字母“Z”字形且将有源区分隔成源区和漏区；所述源区和漏区之间没有相交区域且被“Z”字形栅极半包围；栅极下是栅氧化层结构，且栅氧化层厚度小于12nm。本发明的结构通过引入额外的Z形栅，使得场氧结构仅与有源区中的漏区或者源区之一相邻，无法形成完整的电流路径，因而消除了边缘寄生漏电路径，实现了抗总剂量辐射加固的目的。本发明的结构在有效消除由总剂量效应引起的寄生漏电的同时，与传统加固结构相比，能实现更小的宽长比MOS晶体管，且栅电容更小，驱动电流更大，占版图面积更小。
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公开(公告)号：CN111146274A
公开(公告)日：2020-05-12
申请号：CN202010002975.3
申请日：2020-01-02
Applicant: 杭州电子科技大学
IPC: H01L29/06 , H01L29/08 , H01L29/739 , H01L21/331 , H01L21/28
Abstract: 本发明公开一种碳化硅沟槽IGBT结构，包括N-漂移区、N-型缓冲层、P型阱区、P+欧姆接触区、N+发射区、P+沟槽集电极区、沟槽集电极、P+集电极区、N+衬底层以及沟槽栅极、栅氧介质层；本发明相对于传统结构，主要提出了在集电极增加沟槽集电极，并且在沟槽集电极上方加入P+沟槽集电极，由于新器件P+沟槽集电极区上方没有N+缓冲层，增强了正向导通时的空穴注入效率，使得新器件开启电压降低；新器件关断时，沟槽集电极提供了低电阻通道，加快了电子的抽取，进一步降低了关断损耗。
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公开(公告)号：CN105845718B
公开(公告)日：2019-11-05
申请号：CN201610335266.0
申请日：2016-05-19
Applicant: 杭州电子科技大学
IPC: H01L29/417 , H01L29/423 , H01L29/739
Abstract: 本发明公开了一种4H‑SiC沟槽型绝缘栅双极型晶体管，包括依次层叠设置的P型集电极区，N型漂移区，N型的电流增强层，P型基体区，P型体接触区，N型发射区、发射极金属和集电极金属；还包括第一沟槽与第二沟槽，所述第一沟槽与第二沟槽自器件的上表面穿透P型基体区终止在N型漂移区内；所述第一沟槽内填充第一氧化层和第一多晶硅，所述第二沟槽内的第二多晶硅底部被重掺杂的P型区与N型漂移区隔开，侧面被第二氧化层与P型体接触区、P型基体区及N型漂移区隔开；所述的重掺杂屏蔽区通过第二多晶硅与发射极连接。本发明减小了4H‑SiC沟槽IGBT的栅氧底部拐角的电场强度，达到降低器件的正向导通压降以减小器件损耗的目的。
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