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公开(公告)号：CN101213514B
公开(公告)日：2011-12-21
申请号：CN200580050905.9
申请日：2005-12-26
申请人： 松下电器产业株式会社
CPC分类号： G06F9/383 , G06F9/345 , G06F9/3832 , G06F9/3875
摘要： 本发明的信息处理装置，是具有控制对与至少利用两个地址生成源信息而生成的地址所属的地址空间相对应的内存进行存取的存取单元的装置，还具有：利用一个所述地址生成源信息，对存取对象的地址可能属于的一个或多个地址空间进行预测的预测单元；通过所述预测单元，启动利用与所述预测单元被预测出的全部的地址空间相对应的内存的存取的启动单元；对至少利用两个地址生成源信息而生成的，所述存取对象的地址所属的地址空间进行判断的判断单元；使通过所述启动单元的控制而启动的存取之中的，利用对应通过所述判断单元而被判断出的地址空间的存取以外的所述存取单元的存取停止的存取停止单元。
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公开(公告)号：CN101107599B
公开(公告)日：2011-09-21
申请号：CN200680002425.X
申请日：2006-03-22
申请人： 松下电器产业株式会社
发明人： 金子圭介
CPC分类号： G06F12/0864 , G06F12/084 , G06F12/121 , G06F12/126 , G06F12/128 , G06F2212/1028 , G06F2212/6082 , Y02D10/13
摘要： 本发明的目的在于：削减伴随是否命中高速缓存的判定的功耗。为此，对各CPU或各线程，在设置了对高速缓冲存储器内的各通道的高速缓存重新装填是否可能的设定装置的对高速缓冲存储器进行存取的情况下，首先仅对重新装填被设定为“可能”的通道进行是否命中高速缓存的第1判定(步骤2-1、2-2)，在是否命中高速缓存的第1判定结果为命中高速缓存的情况下，结束存取(步骤2-6)。在未命中高速缓存的情况下，仅对重新装填未被设定为“可能”的通道进行存取(步骤2-3)，或者，进行对全部通道的存取的是否命中的第2判定(步骤2-4)。
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公开(公告)号：CN101151600A
公开(公告)日：2008-03-26
申请号：CN200680010553.9
申请日：2006-02-08
申请人： 松下电器产业株式会社
CPC分类号： G06F12/12 , G06F12/0802 , G06F12/0893
摘要： 本发明提供一种高速缓冲存储器系统，积极接收来自软件的控制进行处理，该高速缓冲存储器系统包括在处理器(1)和存储器(2)之间被设置的高速缓冲存储器(3)以及控制所述高速缓冲存储器的TAC(TransferandAttributeController)(4)，TAC(4)通过执行处理器(1)预先规定的命令，来接收示出高速缓冲数据的传送及属性操作和指定该操作对象的地址的指令，并向所述高速缓冲存储器请求操作，该操作是对所述地址的操作且是所述指令示出的操作。
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公开(公告)号：CN101151600B
公开(公告)日：2012-02-22
申请号：CN200680010553.9
申请日：2006-02-08
申请人： 松下电器产业株式会社
CPC分类号： G06F12/12 , G06F12/0802 , G06F12/0893
摘要： 本发明提供一种高速缓冲存储器系统，积极接收来自软件的控制进行处理，该高速缓冲存储器系统包括在处理器(1)和存储器(2)之间被设置的高速缓冲存储器(3)以及控制所述高速缓冲存储器的TAC(Transfer and Attribute Controller)(4)，TAC(4)通过执行处理器(1)预先规定的命令，来接收示出高速缓冲数据的传送及属性操作和指定该操作对象的地址的指令，并向所述高速缓冲存储器请求操作，该操作是对所述地址的操作且是所述指令示出的操作。
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公开(公告)号：CN101324870A
公开(公告)日：2008-12-17
申请号：CN200810095938.0
申请日：2008-04-25
申请人： 松下电器产业株式会社
IPC分类号： G06F13/36 , G06F15/167
摘要： 提供多处理器系统、总线控制方法和半导体装置，在访问共有存储器的多个主单元之间均等地分配对共有存储器的访问性能，且构成简单，其具备：发行用于访问共有存储器的访问请求的多个主单元(PU0、PU1)；和分离传送型总线IF部(4－10)，分离地执行受理所述访问请求的请求阶段、与根据受理的访问请求进行数据传送的传送阶段；其中，所述总线IF部(4－10)在从1个主单元不空出规定期间地连续发行多个访问请求的情况下，将对应于该多个访问请求的传送阶段的连续执行次数限制为最多N次。
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公开(公告)号：CN101213514A
公开(公告)日：2008-07-02
申请号：CN200580050905.9
申请日：2005-12-26
申请人： 松下电器产业株式会社
CPC分类号： G06F9/383 , G06F9/345 , G06F9/3832 , G06F9/3875
摘要： 本发明的信息处理装置，是具有控制对与至少利用两个地址生成源信息而生成的地址所属的地址空间相对应的内存进行存取的存取单元的装置，还具有：利用一个所述地址生成源信息，对存取对象的地址可能属于的一个或多个地址空间进行预测的预测单元；通过所述预测单元，启动利用与所述预测单元被预测出的全部的地址空间相对应的内存的存取的启动单元；对至少利用两个地址生成源信息而生成的，所述存取对象的地址所属的地址空间进行判断的判断单元；使通过所述启动单元的控制而启动的存取之中的，利用对应通过所述判断单元而被判断出的地址空间的存取以外的所述存取单元的存取停止的存取停止单元。
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公开(公告)号：CN101156139A
公开(公告)日：2008-04-02
申请号：CN200680011397.8
申请日：2006-03-17
申请人： 松下电器产业株式会社
IPC分类号： G06F12/08
CPC分类号： G06F12/0875 , G06F12/0848 , G06F12/0888
摘要： 本发明的高速缓冲存储器包括：第1高速缓冲存储器；并行工作的第2高速缓冲存储器；判定单元，在第1高速缓冲存储器及第2高速缓冲存储器二者未命中的情况下判定有关属性的真假，该属性是未命中的存储器访问对象数据的属性；以及控制单元，在被判定是真的情况下将存储器数据存储到第2高速缓冲存储器，在被判定是假的情况下将存储器数据存储到第1高速缓冲存储器。
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公开(公告)号：CN101107599A
公开(公告)日：2008-01-16
申请号：CN200680002425.X
申请日：2006-03-22
申请人： 松下电器产业株式会社
发明人： 金子圭介
CPC分类号： G06F12/0864 , G06F12/084 , G06F12/121 , G06F12/126 , G06F12/128 , G06F2212/1028 , G06F2212/6082 , Y02D10/13
摘要： 本发明的目的在于，削减伴随是否命中高速缓存的判定的功耗。为此，对各CPU或各线程，在设置了对高速缓冲存储器内的各通道的高速缓存重新装填是否可能的设定装置的对高速缓冲存储器进行存取的情况下，首先仅对重新装填被设定为“可能”的通道进行是否命中高速缓存的第1判定(步骤2－1、2－2)，在是否命中高速缓存的第1判定结果为命中高速缓存的情况下，结束存取(步骤2－6)。在未命中高速缓存的情况下，仅对重新装填未被设定为“可能”的通道进行存取(步骤2－3)，或者，进行对全部通道的存取的是否命中的第2判定(步骤2－4)。
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公开(公告)号：CN1879092B
公开(公告)日：2010-05-12
申请号：CN200480033377.1
申请日：2004-09-08
申请人： 松下电器产业株式会社
CPC分类号： G06F12/0842 , G06F12/0848 , G06F12/121 , G06F12/126
摘要： 本发明的高速缓冲存储器为N-路组联方式的高速缓冲存储器，包括：控制寄存器，示出N个通路中的1个或多个通路；控制单元，使控制寄存器示出的通路激活；以及更新单元，对控制寄存器的内容进行更新，上述控制单元对由控制寄存器所示出的激活通路以外的通路至少限制置换。
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公开(公告)号：CN1879092A
公开(公告)日：2006-12-13
申请号：CN200480033377.1
申请日：2004-09-08
申请人： 松下电器产业株式会社
CPC分类号： G06F12/0842 , G06F12/0848 , G06F12/121 , G06F12/126
摘要： 本发明的高速缓冲存储器为N－路组联方式的高速缓冲存储器，包括：控制寄存器，示出N个通路中的1个或多个通路；控制单元，使控制寄存器示出的通路激活；以及更新单元，对控制寄存器的内容进行更新，上述控制单元对由控制寄存器所示出的激活通路以外的通路至少限制置换。
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