公开(公告)号：CN108365843A

公开(公告)日：2018-08-03

申请号：CN201710789272.8

申请日：2017-09-05

申请人： 株式会社东芝

发明人： 小田圣翔

IPC分类号： H03K19/177

CPC分类号： H03K19/17792 ,  G11C13/0069 ,  H03K19/1735 ,  H03K19/1737 ,  H03K19/17728 ,  H03K19/17732

摘要： 本发明涉及集成电路。提供能够抑制逻辑块间的信号延迟的集成电路。集成电路具备：分别具有第一逻辑块和包含第一开关电路的第一开关块的第一至第三基本单元；第一布线，将第一基本单元的第一开关电路和第一逻辑块连接；第二布线，将第一基本单元的第一开关电路和第二基本单元的第一开关电路连接；第三布线，将第一基本单元的第一开关电路和第三基本单元的第一开关电路直接连接；第四布线，将第二基本单元的第一开关电路和第一逻辑块连接；第五布线，将第二基本单元的第一开关电路和第三基本单元的第一开关电路连接；以及第六布线，将第三基本单元的第一开关电路和第一逻辑块连接，第三布线与第二基本单元的第一开关电路的输入端子之一连接。