公开(公告)号：CN1670953A

公开(公告)日：2005-09-21

申请号：CN200510005674.1

申请日：2005-01-17

Applicant: 株式会社东芝

Inventor： 中村直文 ,  松永范昭 ,  伊藤祥代 ,  莲沼正彦 ,  西冈岳

IPC: H01L23/52 ,  H01L27/10 ,  H01L21/00

CPC classification number: H01L23/564 ,  H01L23/522 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体装置包括设置在半导体基片上的第一绝缘层。第一绝缘层包括基本由具有相对介电常数小于3的材料构成的一薄层。第一绝缘层包括由孔塞和导线构成的第一整体的结构。导线的上表面与第一绝缘层的上表面齐平，而孔塞的下表面则与第一绝缘层的下表面齐平。区域保护部件由孔塞和导线构成的第二整体的结构形成。第二整体结构从第一绝缘层的上表面延伸到第一绝缘层的下表面。区域保护部件包围着在水平平面上的边界区分隔的第一到第n区(n是自然数2或更大)中一个区。

公开(公告)号：CN100477200C

公开(公告)日：2009-04-08

申请号：CN200610162720.3

申请日：2006-10-23

Applicant: 株式会社东芝

Inventor： 森田敏行 ,  西冈岳

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L21/2885 ,  H01L21/76838 ,  H01L21/76877 ,  H01L23/522 ,  H01L2924/0002 ,  Y10S438/926 ,  H01L2924/00

Abstract: 一种半导体器件，具有：半导体衬底；第一绝缘膜，设置在所述半导体衬底之上；第二绝缘膜，设置在所述第一绝缘膜之上；布线，设置在所述第一绝缘膜中并具有插塞连接部分；插塞，设置在所述第二绝缘膜中并连接到所述插塞连接部分；多个第一虚布线，设置在所述第一绝缘膜中的所述插塞连接部分附近的第一区域中；多个第二虚布线，设置在所述第一绝缘膜中除了所述插塞连接部分之外的所述布线附近的第二区域中，且至少其宽度小于所述第一虚布线的宽度或者其图形覆盖率大于所述第一虚布线的图形覆盖率。

公开(公告)号：CN1953171A

公开(公告)日：2007-04-25

申请号：CN200610162720.3

申请日：2006-10-23

Applicant: 株式会社东芝

Inventor： 森田敏行 ,  西冈岳

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L21/2885 ,  H01L21/76838 ,  H01L21/76877 ,  H01L23/522 ,  H01L2924/0002 ,  Y10S438/926 ,  H01L2924/00

Abstract: 一种半导体器件，具有：半导体衬底；第一绝缘膜，设置在所述半导体衬底之上；第二绝缘膜，设置在所述第一绝缘膜之上；布线，设置在所述第一绝缘膜中并具有插塞连接部分；插塞，设置在所述第二绝缘膜中并连接到所述插塞连接部分；多个第一虚布线，设置在所述第一绝缘膜中的所述插塞连接部分附近的第一区域中；多个第二虚布线，设置在所述第一绝缘膜中除了所述插塞连接部分之外的所述布线附近的第二区域中，且至少其宽度小于所述第一虚布线的宽度或者其图形覆盖率大于所述第一虚布线的图形覆盖率。

公开(公告)号：CN100446011C

公开(公告)日：2008-12-24

申请号：CN200510115614.5

申请日：2005-11-07

Applicant: 株式会社东芝

Inventor： 羽多野正亮 ,  冈崎元哉 ,  和田纯一 ,  西冈岳 ,  金子尚史 ,  藤卷刚 ,  东和幸 ,  吉田健司 ,  松永范昭

IPC: G06F17/50 ,  H01L21/027 ,  G03F1/00 ,  G03F7/00

CPC classification number: G06F17/5068

Abstract: 一种图形生成方法，其特征在于，读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据；在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形；提取包括上述孔图形的第1处理区域；计算上述第1处理区域包含的上述布线图形的第1图形覆盖率；以及根据上述第1图形覆盖率在上述第1处理区域生成第1追加图形。

公开(公告)号：CN100440502C

公开(公告)日：2008-12-03

申请号：CN200510005674.1

申请日：2005-01-17

Applicant: 株式会社东芝

Inventor： 中村直文 ,  松永范昭 ,  伊藤祥代 ,  莲沼正彦 ,  西冈岳

IPC: H01L23/52 ,  H01L27/10 ,  H01L21/00

CPC classification number: H01L23/564 ,  H01L23/522 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体装置包括设置在半导体基片上的第一绝缘层。第一绝缘层包括基本由具有相对介电常数小于3的材料构成的一薄层。第一绝缘层包括由孔塞和导线构成的第一整体的结构。导线的上表面与第一绝缘层的上表面齐平，而孔塞的下表面则与第一绝缘层的下表面齐平。区域保护部件由孔塞和导线构成的第二整体的结构形成。第二整体结构从第一绝缘层的上表面延伸到第一绝缘层的下表面。区域保护部件包围着在水平平面上的边界区分隔的第一到第n区(n是自然数2或更大)中一个区。

公开(公告)号：CN1974636B

公开(公告)日：2012-02-01

申请号：CN200610160614.1

申请日：2006-11-29

Applicant: JSR株式会社 ,  株式会社东芝

Inventor： 仕田裕贵 ,  松井之辉 ,  重田厚 ,  平沢信一 ,  加藤宽和 ,  木下正子 ,  西冈岳 ,  矢野博之

IPC: C08J5/14 ,  H01L21/304 ,  H01L21/312

CPC classification number: H01L21/7681 ,  C09G1/02 ,  H01L21/31058 ,  H01L21/31144 ,  H01L21/76835

Abstract: 提供能够确保有机膜的平坦性、且能够抑制刮痕产生的有机膜研磨用化学机械研磨浆料和化学机械研磨方法，以及布线阻抗和布线间容量被减少、且布线收率高的半导体装置的制造方法。有机膜研磨用化学机械研磨浆料含有表面具有官能团的聚合物粒子和水溶性高分子。

公开(公告)号：CN1974636A

公开(公告)日：2007-06-06

申请号：CN200610160614.1

申请日：2006-11-29

Applicant: JSR株式会社 ,  株式会社东芝

Inventor： 仕田裕贵 ,  松井之辉 ,  重田厚 ,  平沢信一 ,  加藤宽和 ,  木下正子 ,  西冈岳 ,  矢野博之

IPC: C08J5/14 ,  H01L21/304 ,  H01L21/312

CPC classification number: H01L21/7681 ,  C09G1/02 ,  H01L21/31058 ,  H01L21/31144 ,  H01L21/76835

Abstract: 提供能够确保有机膜的平坦性、且能够抑制刮痕产生的有机膜研磨用化学机械研磨浆料和化学机械研磨方法，以及布线阻抗和布线间容量被减少、且布线收率高的半导体装置的制造方法。有机膜研磨用化学机械研磨浆料含有表面具有官能团的聚合物粒子和水溶性高分子。

公开(公告)号：CN1790352A

公开(公告)日：2006-06-21

申请号：CN200510115614.5

申请日：2005-11-07

Applicant: 株式会社东芝

Inventor： 羽多野正亮 ,  冈崎元哉 ,  和田纯一 ,  西冈岳 ,  金子尚史 ,  藤卷刚 ,  东和幸 ,  吉田健司 ,  松永范昭

IPC: G06F17/50 ,  H01L21/027 ,  G03F1/00 ,  G03F7/00

CPC classification number: G06F17/5068

Abstract: 一种图形生成方法，其特征在于，读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据；在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形；提取包括上述孔图形的第1处理区域；计算上述第1处理区域包含的上述布线图形的第1图形覆盖率；以及根据上述第1图形覆盖率在上述第1处理区域生成第1追加图形。