公开(公告)号：CN110880452A

公开(公告)日：2020-03-13

申请号：CN201910137521.4

申请日：2019-02-25

Applicant: 株式会社东芝

Inventor： 津村一道 ,  东和幸

IPC: H01L21/18 ,  H01L23/48 ,  H01L23/528 ,  H01L23/532

Abstract: 实施方式涉及半导体装置。提供具有基板间的良好的界面特性的半导体装置。实施方式的半导体装置具备第1基板、第2基板、导电性的第1界面层、绝缘性的第2界面层。第1基板具备包含第1金属元素的第1金属层、包含第1元素及氧的第1绝缘层。第2基板具备包含第2金属元素的第2金属层、包含第2元素及氧的第2绝缘层。第1界面层被设置于第1金属层与第2金属层的界面上，且包含第1金属元素及第2金属元素中的至少一者和第3金属元素。第2界面层被设置于第1绝缘层与第2绝缘层的界面上，且包含第1元素及第2元素中的至少一者、第3金属元素和氧。

公开(公告)号：CN100399541C

公开(公告)日：2008-07-02

申请号：CN200510002925.0

申请日：2005-01-26

Applicant: 株式会社东芝

Inventor： 尾本诚一 ,  坚田富夫 ,  东和幸 ,  山口人美 ,  江泽弘和 ,  坂田敦子

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/00

CPC classification number: H01L21/76846 ,  H01L21/76864 ,  H01L21/76873 ,  H01L21/76874 ,  H01L21/76877 ,  H01L23/5226 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件的制造方法，其可以改善带有阻挡金属膜的Cu膜的可靠性以及电气特性等，同时，可以高效并容易地制造提高了可靠性以及电气特性等的半导体器件。在形成于基板(1)上的凹部(5)内，依次地叠层设置第1阻挡金属膜(6)、第2阻挡金属膜(7)和第3阻挡金属膜(8)。各阻挡金属膜(6)、(7)、(8)分别包含属于4-A族、5-A族和6-A族中任一族的至少一种金属元素。第2阻挡金属膜(7)通过CVD法和ALD法中至少一方的方法形成。在不朝大气开放的状态下在第3阻挡金属膜(8)上设置Cu膜(9)、(10)而埋入凹部(5)。

公开(公告)号：CN1649125A

公开(公告)日：2005-08-03

申请号：CN200510002925.0

申请日：2005-01-26

Applicant: 株式会社东芝

Inventor： 尾本诚一 ,  坚田富夫 ,  东和幸 ,  山口人美 ,  江泽弘和 ,  坂田敦子

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/00

CPC classification number: H01L21/76846 ,  H01L21/76864 ,  H01L21/76873 ,  H01L21/76874 ,  H01L21/76877 ,  H01L23/5226 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件的制造方法，其可以改善带有阻挡金属膜的Cu膜的可靠性以及电气特性等，同时，可以高效并容易地制造提高了可靠性以及电气特性等的半导体器件。在形成于基板(1)上的凹部(5)内，依次地叠层设置第1阻挡金属膜(6)、第2阻挡金属膜(7)和第3阻挡金属膜(8)。各阻挡金属膜(6)、(7)、(8)分别包含属于4－A族、5－A族和6－A族中任一族的至少一种金属元素。第2阻挡金属膜(7)通过CVD法和ALD法中至少一方的方法形成。在不朝大气开放的状态下在第3阻挡金属膜(8)上设置Cu膜(9)、(10)而埋入凹部(5)。

公开(公告)号：CN106531624A

公开(公告)日：2017-03-22

申请号：CN201610237027.1

申请日：2016-04-15

Applicant: 株式会社东芝

Inventor： 藤井美香 ,  东和幸 ,  津村一道 ,  白野贵士

IPC: H01L21/304 ,  H01L21/306 ,  H01L21/02

CPC classification number: H01L21/304 ,  H01L21/265 ,  H01L21/6835 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L21/3043 ,  H01L21/02104 ,  H01L21/30604

Abstract: 本发明的实施方式提供一种通过抑制研削步骤中的元件基板及支撑基板的翘曲增加，来抑制研削步骤后的元件基板及支撑基板的翘曲，从而能够正常进行以后的步骤的半导体装置的制造方法。实施方式的半导体装置的制造方法包含设置步骤、贴合步骤、及薄化步骤的3个步骤。设置步骤是将缓和利用研削而薄化的元件基板内的翘曲的缓和层设置在支撑基板。贴合步骤是将元件基板贴合在设置有缓和层的支撑基板。薄化步骤是将由支撑基板支撑的元件基板研削并薄化。

公开(公告)号：CN104821308A

公开(公告)日：2015-08-05

申请号：CN201510023552.9

申请日：2015-01-16

Applicant: 株式会社东芝

Inventor： 小木曾浩二 ,  东和幸 ,  右田达夫

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L23/481 ,  H01L21/76898 ,  H01L2224/0557 ,  H01L2224/13009

Abstract: 根据本实施方式，可提供一种半导体装置。半导体装置包括贯通孔、铜层、以及金属部。贯通孔贯通半导体基板的正面及背面。所述铜层形成在所述贯通孔的内部。所述金属部是由铜以外的金属形成在比所述铜层更靠所述贯通孔的孔芯侧，并且内包空腔。

公开(公告)号：CN101350340B

公开(公告)日：2013-09-18

申请号：CN200810125628.9

申请日：2006-01-23

Applicant: 株式会社东芝

Inventor： 坂田敦子 ,  和田纯一 ,  尾本诚一 ,  羽多野正亮 ,  山下创一 ,  东和幸 ,  中村直文 ,  山田雅基 ,  木下和哉 ,  坚田富夫 ,  莲沼正彦

IPC: H01L23/532 ,  H01L21/768 ,  H01L21/316 ,  H01L21/285

CPC classification number: H01L21/31616 ,  C23C16/045 ,  C23C16/45536 ,  C23C16/482 ,  H01L21/02178 ,  H01L21/02186 ,  H01L21/02244 ,  H01L21/02255 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/67109 ,  H01L21/67748 ,  H01L21/6831 ,  H01L21/68742 ,  H01L21/68764 ,  H01L21/68771 ,  H01L21/76807 ,  H01L21/76814 ,  H01L21/76828 ,  H01L21/76831 ,  H01L21/76835 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76855 ,  H01L21/76858 ,  H01L21/76864 ,  H01L21/76873 ,  H01L21/76874 ,  H01L23/5222 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的发明名称是半导体器件的制造方法以及半导体器件，本发明提供一种与布线材料的密接性良好且具有高阻挡性的金属膜的半导体器件的制造方法以及半导体器件。通过下述工序形成高密度的金属膜和金属氧化膜，其中包括：在第一基板温度，放出在表面形成有凹部的绝缘膜中和绝缘膜表面的氧化源的工序；在低于第一基板温度的第二基板温度下，在绝缘膜上形成金属膜的工序；在形成金属膜后，利用残留在绝缘膜中的氧化源，使金属膜的至少一部分氧化的工序。

公开(公告)号：CN102842597A

公开(公告)日：2012-12-26

申请号：CN201210071075.X

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 津村一道 ,  东和幸

IPC: H01L29/06

CPC classification number: H01L23/562 ,  H01L21/76802 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/585 ,  H01L24/16 ,  H01L25/0657 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/12042 ,  H01L2924/00 ,  H01L2224/0401

Abstract: 本发明涉及一种半导体芯片和半导体器件。根据一个实施例，一种半导体芯片包括半导体衬底、过孔和绝缘层。半导体衬底具有第一主表面和在所述第一主表面的相对侧的第二主表面。半导体衬底设置有包括元件和布线的电路部，以及在第一主表面一侧上围绕所述电路部的保护环结构部。在从半导体衬底的第一主表面一侧延伸到第二主表面一侧的通路孔中设置过孔。在从半导体衬底的第一主表面一侧延伸到第二主表面一侧的第一沟槽中设置绝缘层。

公开(公告)号：CN101350340A

公开(公告)日：2009-01-21

申请号：CN200810125628.9

申请日：2006-01-23

Applicant: 株式会社东芝

Inventor： 坂田敦子 ,  和田纯一 ,  尾本诚一 ,  羽多野正亮 ,  山下创一 ,  东和幸 ,  中村直文 ,  山田雅基 ,  木下和哉 ,  坚田富夫 ,  莲沼正彦

IPC: H01L23/532 ,  H01L21/768 ,  H01L21/316 ,  H01L21/285

CPC classification number: H01L21/31616 ,  C23C16/045 ,  C23C16/45536 ,  C23C16/482 ,  H01L21/02178 ,  H01L21/02186 ,  H01L21/02244 ,  H01L21/02255 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/67109 ,  H01L21/67748 ,  H01L21/6831 ,  H01L21/68742 ,  H01L21/68764 ,  H01L21/68771 ,  H01L21/76807 ,  H01L21/76814 ,  H01L21/76828 ,  H01L21/76831 ,  H01L21/76835 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76855 ,  H01L21/76858 ,  H01L21/76864 ,  H01L21/76873 ,  H01L21/76874 ,  H01L23/5222 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的发明名称是半导体器件的制造方法以及半导体器件，本发明提供一种与布线材料的密接性良好且具有高阻挡性的金属膜的半导体器件的制造方法以及半导体器件。通过下述工序形成高密度的金属膜和金属氧化膜，其中包括：在第一基板温度，放出在表面形成有凹部的绝缘膜中和绝缘膜表面的氧化源的工序；在低于第一基板温度的第二基板温度下，在绝缘膜上形成金属膜的工序；在形成金属膜后，利用残留在绝缘膜中的氧化源，使金属膜的至少一部分氧化的工序。

公开(公告)号：CN1848407A

公开(公告)日：2006-10-18

申请号：CN200610073921.6

申请日：2006-01-23

Applicant: 株式会社东芝

Inventor： 坂田敦子 ,  和田纯一 ,  尾本诚一 ,  羽多野正亮 ,  山下创一 ,  东和幸 ,  中村直文 ,  山田雅基 ,  木下和哉 ,  坚田富夫 ,  莲沼正彦

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/3205

CPC classification number: H01L21/31616 ,  C23C16/045 ,  C23C16/45536 ,  C23C16/482 ,  H01L21/02178 ,  H01L21/02186 ,  H01L21/02244 ,  H01L21/02255 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/67109 ,  H01L21/67748 ,  H01L21/6831 ,  H01L21/68742 ,  H01L21/68764 ,  H01L21/68771 ,  H01L21/76807 ,  H01L21/76814 ,  H01L21/76828 ,  H01L21/76831 ,  H01L21/76835 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76855 ,  H01L21/76858 ,  H01L21/76864 ,  H01L21/76873 ,  H01L21/76874 ,  H01L23/5222 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种与布线材料的密接性良好且具有高阻挡性的金属膜的半导体器件及其制造方法。通过下述工序形成高密度的金属膜和金属氧化膜，其中包括：在第一基板温度，放出在表面形成有凹部的绝缘膜中和绝缘膜表面的氧化源的工序；在低于第一基板温度的第二基板温度下，在绝缘膜上形成金属膜的工序；在形成金属膜后，利用残留在绝缘膜中的氧化源，使金属膜的至少一部分氧化的工序。

公开(公告)号：CN1790352A

公开(公告)日：2006-06-21

申请号：CN200510115614.5

申请日：2005-11-07

Applicant: 株式会社东芝

Inventor： 羽多野正亮 ,  冈崎元哉 ,  和田纯一 ,  西冈岳 ,  金子尚史 ,  藤卷刚 ,  东和幸 ,  吉田健司 ,  松永范昭

IPC: G06F17/50 ,  H01L21/027 ,  G03F1/00 ,  G03F7/00

CPC classification number: G06F17/5068

Abstract: 一种图形生成方法，其特征在于，读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据；在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形；提取包括上述孔图形的第1处理区域；计算上述第1处理区域包含的上述布线图形的第1图形覆盖率；以及根据上述第1图形覆盖率在上述第1处理区域生成第1追加图形。