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公开(公告)号：CN119865173A
公开(公告)日：2025-04-22
申请号：CN202411922634.2
申请日：2024-12-25
Applicant: 江阴捷芯电子科技有限公司
IPC: H03M1/10
Abstract: 本发明公开了一种基于群最小均方算法的无约束张弛型数模转换器数字校准方法，包括：初始化SLMS算法参数，生成长度为n的随机二进制序列ba；利用l个长度为n的随机二进制序列ba对Uc‑ReDAC的校准电路进行充放电并记录输出电压#imgabs0#计算校准电路中l个校准电压与对应#imgabs1#的误差e(n)，并计算误差均值#imgabs2#利用误差均值#imgabs3#计算SLMS算法的当前自适应步长；利用误差均值#imgabs4#及当前自适应步长更新权重系数m；判断迭代次数是否为最大迭代次数，若不是，更新最佳权重系数Gm，并返回步骤S1反之，输出τ0；根据输出的τ0生成新的二进制编码集。本发明使用SLMS算法找到RC网络的实际时钟常数，并基于此常数生成新的二进制编码集，有效抑制了RC网络的寄生效应对Uc‑ReDAC性能的影响。
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公开(公告)号：CN117406064B
公开(公告)日：2024-10-01
申请号：CN202311397219.5
申请日：2023-10-25
Applicant: 江阴捷芯电子科技有限公司
IPC: G01R31/28 , H03K17/693 , G01R31/52 , G01R31/54
Abstract: 本发明公开了一种基于PXI接口的带PMU功能的高密度矩阵系统及其控制方法，该系统包括PMU和高密度电子开关矩阵模块、PXI接口模块、若干AD/DA模块、FPGA模块；PMU和高密度电子开关矩阵模块中包括若干PMU模块、高密度电子开关矩阵模块，PMU模块用于保存DA模块所施加的电压值，将该电压值输出，或将电压值转化为电流值输出；高密度电子开关矩阵模块用于对DUT的不同管脚通道进行切换，以实现单激励源或单测试源连接DUT不同管脚的功能。本发明通过多个模块较高的集成度，以实现功能较全的轻量化测试设备，通过改进的高密度NMOS电子开关矩阵，可以实现更高速且灵活的开关变更。
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公开(公告)号：CN117406064A
公开(公告)日：2024-01-16
申请号：CN202311397219.5
申请日：2023-10-25
Applicant: 江阴捷芯电子科技有限公司
IPC: G01R31/28 , H03K17/693 , G01R31/52 , G01R31/54
Abstract: 本发明公开了一种基于PXI接口的带PMU功能的高密度矩阵系统及其控制方法，该系统包括PMU和高密度电子开关矩阵模块、PXI接口模块、若干AD/DA模块、FPGA模块；PMU和高密度电子开关矩阵模块中包括若干PMU模块、高密度电子开关矩阵模块，PMU模块用于保存DA模块所施加的电压值，将该电压值输出，或将电压值转化为电流值输出；高密度电子开关矩阵模块用于对DUT的不同管脚通道进行切换，以实现单激励源或单测试源连接DUT不同管脚的功能。本发明通过多个模块较高的集成度，以实现功能较全的轻量化测试设备，通过改进的高密度NMOS电子开关矩阵，可以实现更高速且灵活的开关变更。
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公开(公告)号：CN119759999A
公开(公告)日：2025-04-04
申请号：CN202411827554.9
申请日：2024-12-12
Applicant: 江苏科技大学 , 江阴捷芯电子科技有限公司
Abstract: 本发明公开了一种基于改进二进制淘金算法优化的数模转换方法，包括：设置初始参数；采用并设计淘金优化算法的二进制方法并用于Uc‑ReDAC模型中，计算目标电压对应的二进制编码；采用基于维度因子的维度扩展策略对淘金者位置矩阵进行扩展，利用维度因子增强当前维度对淘金者二进制位置的影响；设计基于Uc‑ReDAC模型中RC电路时间常数的可变斜率收敛因子，并通过该因子对淘金者移动步长进行约束；采用一种淘金者位置矩阵动态更新策略，采用圆映射随机数生成方法对淘金者十进制位置矩阵进行扩展，输出符合精度要求的二进制编码。本发明将改进后的淘金优化算法与无约束张弛型数模转换器数学模型相结合，在实现数据转换的同时能够保证数据转换效率和精确度。
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公开(公告)号：CN116667853B
公开(公告)日：2024-08-02
申请号：CN202310444128.6
申请日：2023-04-24
Applicant: 江阴捷芯电子科技有限公司
Abstract: 本发明公开了一种无约束张弛型数模转换器包括存储模块、电压编码获取模块、移位寄存器、三态缓冲器控制模块、三态缓冲器、一阶RC网络；其中存储模块用于存储电压编码集，电压编码集为2N‑1个电压编码构成的集合；电压编码获取模块用于根据数字输入Din获取期望的输出电压对应的电压编码，并传输至移位寄存器；移位寄存器在时钟信号CLK的控制下对存储的数据进行移位，并输出至三态缓冲器；三态缓冲器控制模块根据期望输出电压对应的电压编码长度和时钟信号CLK的周期T确定三态缓冲器高阻态使能信号的电平；一阶RC网络根据三态缓冲器输出电平进行充放电。该DAC的工作时钟周期可以为任意可实现的精确时钟频率，无需为无理数。
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Patent Agency Ranking
公开(公告)号：CN118279335A
公开(公告)日：2024-07-02
申请号：CN202410390634.6
申请日：2024-04-02
Applicant: 江阴捷芯电子科技有限公司
Abstract: 本发明公开了一种基于改进区域灰度模型的晶圆针印图像边缘亚像素检测方法，包括如下步骤：采集待检测的晶圆针印图像；将采集到的晶圆针印图像进行预处理，将RGB图像转为灰度图；将晶圆针印图像进行边缘点粗提取，生成粗提取图像；根据构建好的改进区域灰度模型，采用改进区域灰度模型法对粗提取图像进行边缘点亚像素检测，输出得到检测结果。本发明通过设计Canny算子结合各向异性扩散滤波去除图像中的噪声和平滑图像，保留图像的边缘和细节信息，并消除图像中的噪声，通过改进子图像合并中的强度值计算方法，设计自适应加权计算，提高图像边缘亚像素检测结果的准确度。
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公开(公告)号：CN119380102A
公开(公告)日：2025-01-28
申请号：CN202411517998.2
申请日：2024-10-29
Applicant: 江苏科技大学 , 江阴捷芯电子科技有限公司
IPC: G06V10/764 , G06V10/82 , G06V10/72 , G06V10/762 , G06N5/01 , G06N3/0464 , G06T7/00
Abstract: 本发明公开了一种基于自适应参数选择OPTICS的晶圆缺陷图像分类方法，包括：对晶圆缺陷图像进行孤立及孪生离群点的筛除；将设计好的考虑了簇的形状和大小的簇内密度和簇间密度函数作为综合聚类指标；采用K‑D树算法选取OPTICS的MinPts参数的范围，基于综合聚类指标，获取到MinPts最佳聚类参数；采用基于图论的深度优先搜索算法分析数据点之间的连通性来合并空间相邻簇类，获取到聚类结果；采用改进后的神经网络模型对聚类结果进行分类。本发明从晶圆缺陷图像的离群点去除、OPTICS算法MinPts参数的范围选取及其自适应参数选择三个方面对OPTICS进行改进，并采用改进的神经网络分类模型对预处理后数据集进行分类，有效提高了晶圆缺陷分类精度。
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公开(公告)号：CN114966373A
公开(公告)日：2022-08-30
申请号：CN202210567409.6
申请日：2022-05-24
Applicant: 江苏科技大学 , 江阴捷芯电子科技有限公司
Abstract: 本发明公开了一种集成电路模数转换芯片参数测试方法和测试系统，其中测试方法包括步骤：1、采用二重卷积窗函数对ADC的输出信号x(n)进行加权移位相加，得到截取信号y(m)；所述二重卷积窗函数由长度为M的汉宁窗进行两次自卷积和两端补零后得到；2、对截取信号y(m)进行频谱分析，计算ADC的动态参数。当为待测ADC提供输入的正弦信号源频率精度不高而产生频谱泄漏时，该方法可以有效的恢复其在相干采样下的频谱。
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公开(公告)号：CN118605837A
公开(公告)日：2024-09-06
申请号：CN202410708260.8
申请日：2024-06-03
Applicant: 江苏科技大学 , 江阴捷芯电子科技有限公司
Abstract: 本发明公开了一种二进制粒子群算法在FPGA上的串并行实现方法，包括：通过随机数生成模块生成BPSO硬件实现要求产生的随机数；根据产生的随机数，通过采用串并行架构的粒子模块完成粒子的速度更新、位置的更新以及适应值的计算；根据粒子模块的输出，通过最优值比较模块输出第k次迭代后群体最优粒子的适应值及其二进制序列；通过最优值寄存器和最优粒子寄存器分别储存整体最优粒子的适应值和整体最优粒子的二进制序列。本发明令N个粒子并行进行迭代，粒子的D个维度采用串行，以流水线方式进行迭代，能够兼顾运行速度与资源消耗。
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公开(公告)号：CN116667853A
公开(公告)日：2023-08-29
申请号：CN202310444128.6
申请日：2023-04-24
Applicant: 江阴捷芯电子科技有限公司
Abstract: 本发明公开了一种无约束张弛型数模转换器包括存储模块、电压编码获取模块、移位寄存器、三态缓冲器控制模块、三态缓冲器、一阶RC网络；其中存储模块用于存储电压编码集，电压编码集为2N‑1个电压编码构成的集合；电压编码获取模块用于根据数字输入Din获取期望的输出电压对应的电压编码，并传输至移位寄存器；移位寄存器在时钟信号CLK的控制下对存储的数据进行移位，并输出至三态缓冲器；三态缓冲器控制模块根据期望输出电压对应的电压编码长度和时钟信号CLK的周期T确定三态缓冲器高阻态使能信号的电平；一阶RC网络根据三态缓冲器输出电平进行充放电。该DAC的工作时钟周期可以为任意可实现的精确时钟频率，无需为无理数。
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