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公开(公告)号：CN111626412A
公开(公告)日：2020-09-04
申请号：CN202010396802.4
申请日：2020-05-12
Applicant: 浙江大学
Abstract: 本发明提供了复数神经网络的一维卷积加速装置，包括加速装置模块和外部存储模块，加速装置模块包括复数计算单元和缓冲计算单元，缓冲计算单元包括一维卷积计算单元、权重缓冲和特征图缓冲，复数计算单元用于分别计算实部和虚部并将结果输出至输出特征图存储区，一维卷积计算单元用于从权重缓冲和特征图缓冲读取数据并分别进行计算，计算结果输出至复数计算单元，本发明还提供了基于上述装置的复数神经网络的一维卷积加速方法。本发明可提高计算单元利用率，针对复数数值存储格式，并行实部虚部计算，解决复数卷积的通道交叉问题，加速复数神经网络的一维卷积计算。
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公开(公告)号：CN104660227B
公开(公告)日：2017-04-19
申请号：CN201510100171.6
申请日：2015-03-07
Applicant: 浙江大学
IPC: H03K7/02
Abstract: 本发明公开了一种适用于多电平脉冲幅度调制的自适应连续时间线性均衡器，包括连续时间线性均衡器等；连续时间线性均衡器接收来自于信道的受干扰信号Vin，并根据控制信号Vctrl的电压大小控制其高频增益对输出的信号进行高频补偿，之后输出输出信号Veq；多电平接收器接收输出信号Veq，并经过判决及译码后输出两比特的数字信号MSB与LSB；参考电平发生器利用两比特数字信号MSB与LSB再生标准参考信号Vref；反馈信号发生器通过对输出信号Veq和输出信号Vref进行大小比对后输出反馈信号Vfb；积分型电荷泵对反馈信号Vfb进行积分后获得控制信号Vctrl。
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公开(公告)号：CN104579574A
公开(公告)日：2015-04-29
申请号：CN201510033143.7
申请日：2015-01-22
Applicant: 浙江大学
IPC: H04L1/00
Abstract: 本发明公开了一种应用于高速背板芯片间电互连系统的网格编码调制方法，该方法涉及应用于高速背板芯片间电互连系统的网格编码调制技术，该方法通过信道编码和信号调制的协同设计，可以在既不增加信道频带宽度，也不降低有效信息传输速率的情况下获得编码增益，提高芯片间串行单链路的性能。该系统发送端包括数据并转串、网格编码调制、前向反馈均衡器，其中网格编码调制采取卷积编码和四电平脉冲幅度调制相结合的手段；接收端包括连续时间线性均衡器、判决反馈均衡器、时钟数据恢复、软判决维特比译码、数据串转并，其中判决反馈均衡器滤波器的系数更新基于软判决维特比译码后的纠错信号。
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公开(公告)号：CN114237716B
公开(公告)日：2024-11-22
申请号：CN202111519880.X
申请日：2021-12-13
Applicant: 浙江大学
Abstract: 本发明提出基于国产众核处理器的FIR滤波器高性能实现方法，其基于国产众核处理器平台，将模拟信号进行模数转换后得到输入数据，控制核心使用消息传递接口将输入数据分配至四个核组中，在输入数据的前端补充M‑1个零值，然后计算旋转因子W和滤波器系数h[M]的FFT的结果H，使用直接存储访问将旋转因子W和计算结果H传输至各个运算核心；然后直接存储访问将单轮次数据传输至各个运算核心并进行单轮次FIR滤波计算，每轮次的运算结果在控制核心中按顺序连接获得最终结果。该方法对FIR滤波器算法进行的优化实现与利用国产处理器单核心直接计算FIR滤波器算法相比，提升核心并行性，实现了数据处理的并行化，从而提升算法速度。
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公开(公告)号：CN113204372B
公开(公告)日：2022-07-01
申请号：CN202110467409.4
申请日：2021-04-28
Applicant: 浙江大学
Abstract: 本发明公开了一种存储受限型哈希算法的加速装置，包括通用处理单元、加速单元和存储单元；通用处理单元和加速单元之间信号连接，通用处理单元与存储单元之间为双向高速访问的信号连接；加速单元包括a个计算单元，每个计算单元采用直接内存访问的方式对局部存储和存储单元进行数据传输，直接内存访问和计算单元的运行是相互独立且并行运行。本发明还同时提供了利用上述存储受限型哈希算法的加速装置进行的加速方法。采用本发明能高效地实现存储受限型哈希算法。
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Patent Agency Ranking
公开(公告)号：CN110335323A
公开(公告)日：2019-10-15
申请号：CN201910551465.9
申请日：2019-06-24
Applicant: 浙江大学
Abstract: 本发明公开了一种现场可编程逻辑门阵列器件的比特流图像化方法，包括图像化与自动标注；图像化：1.1)、对无关信息的去除：将数据锁定在FPGA可编程逻辑的逻辑部分中的CLB部分，其余信息在比特流图像化过程中舍去不予考虑；1.2)、采用对单个CLB进行图像恢复，并按照Device图中的二维阵列排列行数对这些单个CLB恢复图进行拼接，形成整幅比特流恢复图；自动标注：指定实现过程所利用的资源区域范围以及比特流输出文件名。本发明提供了一种全新的结合FPGA逻辑资源二维物理分布，将比特流中用于描述可配置资源的信息转化为映射关系较强的二维图像的算法，并实现模块功能的自动标注。
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公开(公告)号：CN101719116B
公开(公告)日：2011-09-28
申请号：CN200910154752.2
申请日：2009-12-03
Applicant: 浙江大学
IPC: G06F15/167
Abstract: 本发明公开了一种共享存储式多处理器系统，包括2个以上的处理器，还包括存储器以及总线/片上网络，总线/片上网络的一端与每个处理器相连、总线/片上网络的另一端与存储器相连；在每个处理器内分别设置一个事务读写缓存和一个事务属性缓存；在处理器内设置与每个处理器相对应的处理器局部缓存。本发明还同时公开了利用上述共享存储式多处理器系统进行的基于异常处理的事务存储访问机制实现方法，其设置5种异常机制，分别为：事务初始异常机制、事务满异常机制、事务读写异常机制、事务提交异常机制和事务重启异常机制。本发明用于解决事务存储实现时的缓存溢出问题。
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公开(公告)号：CN117128706A
公开(公告)日：2023-11-28
申请号：CN202311063122.0
申请日：2023-08-22
Applicant: 浙江大学
Inventor： 吴东
Abstract: 本发明提供一种冷冻柜融化监测设备，涉及冷冻柜技术领域，包括盛水容器、放入所述盛水容器内的外筒和放入所述外筒内的内筒，还包括报警手电筒，所述外筒设有与所述盛水容器连通的流水孔，所述内筒设置有触发件，所述外筒设置有与所述触发件适配的触发开关，所述报警手电筒设置有蜂鸣器、信号接收器，所述信号接收器与所述触发开关及信号发射器为简单遥控开关电路，遥控距离大于60米，具有监测融化、减少经济损失的有益效果。本发明还提供一种冷冻柜融化监测方法，具有监测融化、减少经济损失的有益效果。
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公开(公告)号：CN116028127A
公开(公告)日：2023-04-28
申请号：CN202310163053.4
申请日：2023-02-14
Applicant: 浙江大学 , 无锡江南计算技术研究所
IPC: G06F9/4401 , G06F9/38
Abstract: 本发明公开了适用于多发射处理器指令重排的启发式方法，包括数据准备阶段根据指令集信息和功能单元信息获取各指令运行时参数，由指令间的数据依赖关系获取数据依赖图，对数据依赖图进行处理获得各指令的发射优先级，然后在模拟运行阶段保证指令发射过程满足并行发射指令条数、可用功能单元数量、流水线功能限制的约束条件。本发明同时还提供了适用于多发射处理器指令重排的装置。本发明解决了汇编代码在国产申威众核处理器不同代间迁移引起应用程序性能下降的指令并行优化的问题，一方面提升程序移植效率，另一方面相较于现有算法，攻克应用汇编程序库对从核双发射流水微结构的适配性难题。
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公开(公告)号：CN104579574B
公开(公告)日：2017-11-24
申请号：CN201510033143.7
申请日：2015-01-22
Applicant: 浙江大学
IPC: H04L1/00
Abstract: 本发明公开了一种应用于高速背板芯片间电互连系统的网格编码调制方法，该方法涉及应用于高速背板芯片间电互连系统的网格编码调制技术，该方法通过信道编码和信号调制的协同设计，可以在既不增加信道频带宽度，也不降低有效信息传输速率的情况下获得编码增益，提高芯片间串行单链路的性能。该系统发送端包括数据并转串、网格编码调制、前向反馈均衡器，其中网格编码调制采取卷积编码和四电平脉冲幅度调制相结合的手段；接收端包括连续时间线性均衡器、判决反馈均衡器、时钟数据恢复、软判决维特比译码、数据串转并，其中判决反馈均衡器滤波器的系数更新基于软判决维特比译码后的纠错信号。
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