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公开(公告)号：CN116646384A
公开(公告)日：2023-08-25
申请号：CN202310932428.9
申请日：2023-07-27
申请人： 深圳芯能半导体技术有限公司
IPC分类号： H01L29/06 , H01L29/739 , H01L21/331
摘要： 本发明提供了一种具沟槽场截止结构的IGBT芯片及其制作方法，该IGBT芯片包括：元胞区和终端区，终端区包括场截止结构，场截止结构包括至少一个多晶硅沟槽区和至少一个多晶硅膜层区，至少一个多晶硅沟槽区和至少一个多晶硅膜层区连通，且至少一个多晶硅膜层区沿芯片内侧延伸。本发明在芯片终端区的外侧，采用与元胞区同时形成的沟槽结构作为电场截止环，沟槽中填充的重掺杂N型多晶硅可以起到电场截止层的效果，远远大于传统的N+截止环的结深，同时省略了额外的工艺热过程，这样能够与元胞区的栅极沟槽在同一步工艺中形成，与主流的沟槽栅IGBT工艺流程完全兼容，在不增加芯片制造工艺复杂度的情况下，大大提升终端区场截止结构对于电场的阻断效果。
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公开(公告)号：CN116646384B
公开(公告)日：2024-03-26
申请号：CN202310932428.9
申请日：2023-07-27
申请人： 深圳芯能半导体技术有限公司
IPC分类号： H01L29/06 , H01L29/739 , H01L21/331
摘要： 本发明提供了一种具沟槽场截止结构的IGBT芯片及其制作方法，该IGBT芯片包括：元胞区和终端区，终端区包括场截止结构，场截止结构包括至少一个多晶硅沟槽区和至少一个多晶硅膜层区，至少一个多晶硅沟槽区和至少一个多晶硅膜层区连通，且至少一个多晶硅膜层区沿芯片内侧延伸。本发明在芯片终端区的外侧，采用与元胞区同时形成的沟槽结构作为电场截止环，沟槽中填充的重掺杂N型多晶硅可以起到电场截止层的效果，远远大于传统的N+截止环的结深，同时省略了额外的工艺热过程，这样能够与元胞区的栅极沟槽在同一步工艺中形成，与主流的沟槽栅IGBT工艺流程完全兼容，在不增加芯片制造工艺复杂度的情况下，大大提升终端区场截止结构对于电场的阻断效果。
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公开(公告)号：CN116884994A
公开(公告)日：2023-10-13
申请号：CN202311158549.9
申请日：2023-09-08
申请人： 深圳芯能半导体技术有限公司
IPC分类号： H01L29/36 , H01L29/739 , H01L21/265 , H01L21/266 , H01L21/331
摘要： 本发明提供了一种可降低VF的IGBT芯片及其制作方法，该IGBT芯片包括顶层金属层、N+发射极、P型体区、CS层、P型掺杂区、N‑Sub、N型场终止区以及P+集电极；其中，通过调节P型掺杂区和CS层浓度以降低芯片正向导通压降VF。本发明在栅极沟槽底部引入P型掺杂区，通过调节P型掺杂区浓度，不影响器件击穿电压下增加CS层浓度，减小器件VF，降低静态导通损耗，减小沟槽底部电场强度，提升了栅氧可靠性。
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公开(公告)号：CN116646394A
公开(公告)日：2023-08-25
申请号：CN202310932412.8
申请日：2023-07-27
申请人： 深圳芯能半导体技术有限公司
IPC分类号： H01L29/739 , H01L27/06 , H01L21/331 , H01L21/8222
摘要： 本发明提供了一种具栅极电阻的IGBT芯片及其制作方法，该IGBT芯片包括：元胞区、栅极电阻区以及终端区；所述元胞区、栅极电阻区均包括多晶硅区，元胞区和栅极电阻区中的多晶硅区为沟槽结构，将所述栅极电阻区置于IGBT芯片栅极压焊点下方区域。本发明使用沟槽中的填充多晶硅制作栅极电阻，与先进的小尺寸沟槽栅元胞制造工艺完全兼容，避免了因多晶硅CMP工艺带来的问题。由于在小尺寸的沟槽栅元胞制造工艺中，沟槽的横向尺寸通常较小，远小于传统的平面多晶硅薄膜的尺寸，所以电流向接触孔外侧扩展的效应几乎可以忽略，这样也提升了栅极串联电阻的设计精度。
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公开(公告)号：CN116646383A
公开(公告)日：2023-08-25
申请号：CN202310932162.8
申请日：2023-07-27
申请人： 深圳芯能半导体技术有限公司
IPC分类号： H01L29/06 , H01L29/739 , H01L21/331
摘要： 本发明提供了一种具高短路承受力的沟槽栅IGBT芯片及其制作方法，该沟槽栅IGBT芯片包括：元胞区和终端区，所述元胞区包括P型硅区，元胞区的P型硅区包括Pwell区和Dummy P区，Dummy P区为半浮空设计，且在Dummy P区的两端各打一个或者一组接触孔，在Dummy P区底部设置若干组非连续的高浓度P+区。本发明提出的半浮空的Dummy P区元胞设计，在导通状态下，大部分的Dummy P区都可以认为是近似浮空的状态，能够起到与全浮空Dummy P区几乎相同的提升器件正面载流子浓度的效果，同时在短路状态下，Dummy P区又可以认为是接地的电位，Dummy P区底部的非连续高浓度P+区会参与PN结的耗尽，可以大幅减小沟道部分的Pwell区耗尽深度，提升器件的短路承受能力。
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公开(公告)号：CN116646383B
公开(公告)日：2024-06-18
申请号：CN202310932162.8
申请日：2023-07-27
申请人： 深圳芯能半导体技术有限公司
IPC分类号： H01L29/06 , H01L29/739 , H01L21/331
摘要： 本发明提供了一种具高短路承受力的沟槽栅IGBT芯片及其制作方法，该沟槽栅IGBT芯片包括：元胞区和终端区，所述元胞区包括P型硅区，元胞区的P型硅区包括Pwell区和Dummy P区，Dummy P区为半浮空设计，且在Dummy P区的两端各打一个或者一组接触孔，在Dummy P区底部设置若干组非连续的高浓度P+区。本发明提出的半浮空的Dummy P区元胞设计，在导通状态下，大部分的Dummy P区都可以认为是近似浮空的状态，能够起到与全浮空Dummy P区几乎相同的提升器件正面载流子浓度的效果，同时在短路状态下，Dummy P区又可以认为是接地的电位，Dummy P区底部的非连续高浓度P+区会参与PN结的耗尽，可以大幅减小沟道部分的Pwell区耗尽深度，提升器件的短路承受能力。
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公开(公告)号：CN116884996A
公开(公告)日：2023-10-13
申请号：CN202311158576.6
申请日：2023-09-08
申请人： 深圳芯能半导体技术有限公司
IPC分类号： H01L29/423 , H01L29/739 , H01L21/331
摘要： 本发明提供了一种降低关断损耗的IGBT芯片及其制作方法，该IGBT芯片包括顶层金属层、P+发射极、N+发射极、P型体区、CS层、栅极多晶硅、栅极氧化层、N‑Sub、N型场终止区以及P+集电极；其中，所述由栅极多晶硅和栅极氧化层构成的沟槽栅极结构间增加有耗尽栅结构。本发明通过引入耗尽栅结构，当IGBT导通时，耗尽栅中间包围的区域表现为高阻态，在IGBT导通时不提供电流路径；当IGBT关断时，电流路径打开，快速提取器件的空穴，降低IGBT的关断损耗。
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公开(公告)号：CN116646382A
公开(公告)日：2023-08-25
申请号：CN202310932013.1
申请日：2023-07-27
申请人： 深圳芯能半导体技术有限公司
IPC分类号： H01L29/06 , H01L29/739 , H01L21/331
摘要： 本发明提供了一种沟槽栅IGBT芯片的元胞结构及制作方法，沟槽栅IGBT芯片的元胞结构包括：单晶硅衬底、氧化层、P型硅区、N型硅区、多晶硅栅极、隔离介质层、正面金属层、钝化层以及反面金属层；多晶硅栅极位于沟槽内，多晶硅栅极包括真栅沟槽和假栅沟槽，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，或者浮空的Dummy P区。本发明在两条真栅沟槽的版图终点附近，将两条真栅进行封口的图形设计，这样在芯片开通的过程中，可以有效阻挡N+发射极一侧的沟道电流绕过平面真栅沟槽终点，到达另一侧的沟道反型层区域，从而有效地起到缓解芯片在开通过程中的电流震荡的效果。
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