具有三维鱼骨形阳极的多沟道肖特基二极管及其制备方法

    公开(公告)号:CN118588769B

    公开(公告)日:2024-12-27

    申请号:CN202410797724.7

    申请日:2024-06-20

    Abstract: 本发明提供一种具有三维鱼骨形阳极的多沟道肖特基二极管及其制备方法,属于半导体器件技术领域。该肖特基二极管包括依次层叠的衬底、缓冲层、多沟道结构和帽层,以及阳极和阴极;该多沟道结构包括依次交替层叠的沟道层和势垒层;阴极设置在帽层和多沟道结构的两侧,并与多沟道结构形成欧姆接触;位于两个阴极之间的帽层和多沟道结构组成的结构上设置有多个间隔排列的阳极凹槽,阳极沉积在阳极凹槽内以及相邻两个阳极凹槽之间的帽层的表面,使得阳极的整体形成具有阳极场板的三维鱼骨形结构;阳极与多沟道结构形成肖特基接触。该肖特基二极管具有寄生效应小、导通电阻小、击穿电压大、开启电压小的特点。

    极性氧化镓极化异质结多沟道Fin-HEMT器件及其制备方法

    公开(公告)号:CN117038711B

    公开(公告)日:2024-11-19

    申请号:CN202310906165.4

    申请日:2023-07-20

    Abstract: 本发明提供一种极性氧化镓极化异质结多沟道Fin‑HEMT器件及其制备方法,上述极性氧化镓极化异质结多沟道Fin‑HEMT器件包括衬底、缓冲层、沟道、栅极、接触层、Trench结构、源极和漏极;缓冲层和多个沟道依次叠加设于衬底上;沟道由叠加布设的沟道层和势垒层组成;沟道层与势垒层形成的异质结界面通过极化产生二维电子气;两个接触层设于多个沟道的两侧,任一接触层与二维电子气接触,接触层底部与缓冲层相接触,漏极与源极分别设于不同侧的接触层上;两个接触层间的沟道设有多个Trench结构,多个Trench结构间的沟道构成Fin结构,栅极设于Trench结构与Fin结构上,栅极与缓冲层、Fin结构的侧壁和顶部接触;势垒层为ε‑(AlxGa1‑x)2O3层,沟道层为ε‑Ga2O3层。该Fin‑HEMT器件较现有技术具有更高的电子迁移率。

    原位钝化的超宽禁带高电子迁移率晶体管及其制作方法

    公开(公告)号:CN117790307A

    公开(公告)日:2024-03-29

    申请号:CN202311745931.X

    申请日:2023-12-18

    Abstract: 本申请涉及原位钝化的超宽禁带高电子迁移率晶体管及其制作方法,方法包括如下步骤:在衬底上生长外延层,制得ε‑Ga2O3异质结;在ε‑Ga2O3异质结上原位外延生长钝化层,制得钝化后的ε‑Ga2O3异质结;在钝化后的ε‑Ga2O3异质结沉积三个电极,制得高电子迁移率晶体管器件。本申请提供的原位钝化的超宽禁带高电子迁移率晶体管及其制作方法,基于极性ε‑Ga2O3异质结体系,提出一种源漏再生长无掩膜的技术方案,制备的晶体管器件结构简单、源漏金属边缘整齐,极化沟道的限域性和迁移率更佳,经验证具有高耐压、高迁移率、低电流崩塌、抗辐照性能更佳、输出功率更高、接触电阻更低的特点。

    一种具有强极化异质结沟道的耿氏二极管及其制备方法

    公开(公告)号:CN117042589A

    公开(公告)日:2023-11-10

    申请号:CN202310937889.5

    申请日:2023-07-27

    Abstract: 本发明提供一种具有强极化异质结沟道的耿氏二极管及其制备方法,属于半导体器件技术领域。该耿氏二极管包括衬底、沉积于衬底上的缓冲层、至少一组沉积于缓冲层上的异质结沟道、阴极和阳极;每组异质结沟道包括沟道层和势垒层,势垒层沉积于沟道层表面;沟道层为非故意掺杂的GaN层,势垒层为非故意掺杂的ε‑Ga2O3层或ScAlN层或AlxGa1‑xN层(0<x<1);沟道层和势垒层界面处通过极化产生二维电子气;异质结沟道相对的两侧分别刻蚀有再生长区域,每个再生长区域的刻蚀深度深至缓冲层;阴极和阳极分别沉积于两个再生长区域。该耿氏二极管具有高耐压、高迁移率、高输出功率和低导通电阻的特点。

    极性氧化镓异质结多沟道耿氏二极管及其制备方法

    公开(公告)号:CN116940228A

    公开(公告)日:2023-10-24

    申请号:CN202310870904.9

    申请日:2023-07-15

    Inventor: 吴畅 王凯 周瑞

    Abstract: 本发明提供一种极性氧化镓异质结多沟道耿氏二极管及其制备方法,上述的极性氧化镓异质结多沟道耿氏二极管包括衬底、缓冲层、沟道、阳极及阴极;缓冲层设于衬底上,多个沟道依次叠加设于缓冲层背离衬底的一侧;沟道包括沟道层和势垒层,势垒层设于沟道层上,两者叠加布设;沟道层与势垒层的接触面通过自发极化和压电极化产生二维电子气(2DEG);阳极和阴极分别设于二维电子气的两侧,且与二维电子气接触;其中,势垒层为非故意掺杂的ε‑(AlxGa1‑x)2O3层,沟道层为非故意掺杂的ε‑Ga2O3层。该耿氏二极管具有高耐压、短死区、抗辐照、高输出功率和低材料结构复杂度的优点,能够有效提高器件的性能。

    射频集成化设备及制备方法、包含其的收发机芯片

    公开(公告)号:CN115763446B

    公开(公告)日:2023-04-18

    申请号:CN202310098721.X

    申请日:2023-02-10

    Abstract: 本发明具体涉及一种射频集成化设备,该设备通过利用化合物氮化镓HEMT器件衬底背部开孔工艺在射频芯片衬底上制作金属通孔,利用该金属通孔在衬底里面制作SIW(基片集成波导),每个金属通孔为一个谐振腔,两排互相对立的金属通孔组成谐振器,通过多组谐振器实现滤波功能;谐振器的末端开设有电磁波辐射缝隙,缝隙槽和最后一级SIW的耦合系数等于滤波器最后两级SIW的耦合系数,从而使其同时具有天线功能。其可以进一步通过重布线或者在硅转接板上刻蚀硅通孔TSV的方式将射频芯片、滤波天线和基带CMOS芯片互联,实现射频芯片、基带CMOS芯片和滤波天线的一体化集成,具有集成度高、芯片面积小、传输损耗小、传输带宽大、寄生效应低的优点。

    一种亚微米源漏的宽禁带半导体HEMT器件及其制作方法

    公开(公告)号:CN117712158A

    公开(公告)日:2024-03-15

    申请号:CN202311491558.X

    申请日:2023-11-08

    Abstract: 本发明涉及半导体器件技术领域,提供一种亚微米源漏的宽禁带半导体HEMT器件及其制作方法,HEMT器件包括衬底、缓冲层、沟道层、势垒层、第一欧姆金属层及第二欧姆金属层;第一欧姆金属层包括第一欧姆金属部和第二欧姆金属部,第一欧姆金属部和第二欧姆金属部均布设于势垒层,第一欧姆金属部与第二欧姆金属部之间存在第一间距;第二欧姆金属层包括第三欧姆金属部和第四欧姆金属部,第三欧姆金属部与第一欧姆金属部部分交叠重合,第四欧姆金属部与第二欧姆金属部交叠重合。该HEMT器件的第一欧姆金属层及第二欧姆金属层形成的源漏电极为双层欧姆金属交叠形成,能够实现缩小源漏间距至小于1μm,对提高器件的频率特性有重要作用,具有低成本高效率的优势。

    高电子迁移率氧化镓场效应晶体管制备方法及晶体管

    公开(公告)号:CN117497414A

    公开(公告)日:2024-02-02

    申请号:CN202311580701.2

    申请日:2023-11-23

    Abstract: 本申请涉及高电子迁移率氧化镓场效应晶体管制备方法及晶体管,方法包括以下步骤:以Fe‑dope Ga2O3为衬底,在衬底上依次由下至上外延生长缓冲层、沟道层和势垒层,势垒层为n型掺杂的AlGaO势垒层与非故意掺杂的势垒层,沟道层为非故意掺杂的高电子迁移率半导体沟道层;在势垒层上沉积再生长掩膜层;蚀刻再生长区域;在再生长区域再生长源漏区域,并去除掩膜;在源漏区域制作源漏欧姆电极;隔离有源区域和无源区域;沉积栅金属电极,制得AlGaO/高电子迁移率半导体/Ga2O3场效应晶体管。本申请通过在Ga2O3场效应晶体管中加入高电子迁移率半导体材料,制得高迁移率、高耐压、低漏电的场效应晶体管器件。

    一种氧化镓耿氏二极管及其制备方法

    公开(公告)号:CN116367705A

    公开(公告)日:2023-06-30

    申请号:CN202310301854.2

    申请日:2023-03-26

    Abstract: 本发明公开了一种氧化镓耿氏二极管,包括:氧化镓衬底,位于所述氧化镓衬底上方的氧化镓缓冲层,位于所述氧化镓缓冲层上方的氧化镓沟道层;所述氧化镓沟道层为凸台结构,所述凸台结构中间平台上方有势垒层,所述凸台结构两侧凸台肩部上方有n+Ga2O3层,所述n+Ga2O3层上方有欧姆电极。本发明提供的氧化镓耿氏二极管相对传统的GaAs、GaN耿氏二极管具有更高的输出功率密度,能够更好地满足太赫兹领域的应用需求。

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