公开(公告)号：CN105789308A

公开(公告)日：2016-07-20

申请号：CN201510977440.7

申请日：2015-12-23

申请人： 瑞萨电子株式会社

发明人： 安孙子雄哉 ,  江口聪司 ,  市村昭雄 ,  山口夏生 ,  饭田哲也

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 本发明涉及半导体器件及其制造方法。在包括周期性布置p型柱和n型柱的超结结构的半导体器件中，形成半导体元件的单元区中的p型柱区的深度制造得比围绕单元区的中间区中的p型柱区的深度浅。由此，单元区的击穿电压低于中间区的击穿电压。使雪崩击穿现象优选发生在即使在产生雪崩电流也会使使该电流分散和平稳流动的单元区中。由此，能避免局部电流集中和伴随发生的击穿，并因此能提高雪崩电阻，即使半导体器件损坏的雪崩电流量。

公开(公告)号：CN108695390B

公开(公告)日：2023-08-25

申请号：CN201810284461.4

申请日：2018-04-02

申请人： 瑞萨电子株式会社

发明人： 安孙子雄哉 ,  山口夏生 ,  江口聪司

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 在具有超级结结构的垂直功率MOSFET中，即使n型柱状物区域和p型柱状物区域的纵横比增加来改变p型柱状物区域的杂质浓度，也可以确保功率MOSFET的耐压。P型半导体区域PR1形成在与p型柱状物区域PC1相邻的n型柱状物NC1的侧面上。在该配置中，p型半导体区域PR1从n型柱状物区域NC1的上端部开始形成深度，该深度是从n型柱状物区域NC1的侧面的上端部至下端部的高度的大约一半。这使得包括p型半导体区域PR1和p型柱状物区域PC1的整个p型柱状物区域的侧面倾斜。

公开(公告)号：CN107808861A

公开(公告)日：2018-03-16

申请号：CN201710682932.2

申请日：2017-08-11

申请人： 瑞萨电子株式会社

发明人： 安孙子雄哉 ,  江口聪司 ,  斎藤滋晃 ,  谷口大辅 ,  山口夏生

IPC分类号： H01L23/48 ,  H01L21/60

CPC分类号： H01L29/7802 ,  H01L21/2205 ,  H01L21/2251 ,  H01L21/2253 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/66712 ,  H01L29/7811 ,  H01L29/8611 ,  H01L23/481 ,  H01L24/64

摘要： 本发明涉及半导体装置以及制造半导体装置的方法。本发明提高了半导体装置的特性。具有其中p型柱区域和n型柱区域周期性地布置的超结结构的半导体装置被配置如下。每个n型柱区域都具有包括位于沟槽之间的n型外延层的垂直部以及部署在沟槽的侧面上的锥形嵌入式n型外延膜。每个p型柱区域都包括部署在沟槽内的嵌入式p型外延膜。因而锥形嵌入式n型外延膜被设置在其中将要部署p型柱区域的沟槽的侧壁上，由此允许p型柱区域具有倒梯形形状，从而带来p型柱区域中的p型杂质的浓度变化的裕度增加。导通电阻能够通过n型杂质(例如，As)的横向扩散来降低。

公开(公告)号：CN107808861B

公开(公告)日：2023-06-27

申请号：CN201710682932.2

申请日：2017-08-11

申请人： 瑞萨电子株式会社

发明人： 安孙子雄哉 ,  江口聪司 ,  斎藤滋晃 ,  谷口大辅 ,  山口夏生

IPC分类号： H01L23/48 ,  H01L21/60

摘要： 本发明涉及半导体装置以及制造半导体装置的方法。本发明提高了半导体装置的特性。具有其中p型柱区域和n型柱区域周期性地布置的超结结构的半导体装置被配置如下。每个n型柱区域都具有包括位于沟槽之间的n型外延层的垂直部以及部署在沟槽的侧面上的锥形嵌入式n型外延膜。每个p型柱区域都包括部署在沟槽内的嵌入式p型外延膜。因而锥形嵌入式n型外延膜被设置在其中将要部署p型柱区域的沟槽的侧壁上，由此允许p型柱区域具有倒梯形形状，从而带来p型柱区域中的p型杂质的浓度变化的裕度增加。导通电阻能够通过n型杂质(例如，As)的横向扩散来降低。

公开(公告)号：CN105789308B

公开(公告)日：2020-10-16

申请号：CN201510977440.7

申请日：2015-12-23

申请人： 瑞萨电子株式会社

发明人： 安孙子雄哉 ,  江口聪司 ,  市村昭雄 ,  山口夏生 ,  饭田哲也

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 本发明涉及半导体器件及其制造方法。在包括周期性布置p型柱和n型柱的超结结构的半导体器件中，形成半导体元件的单元区中的p型柱区的深度制造得比围绕单元区的中间区中的p型柱区的深度浅。由此，单元区的击穿电压低于中间区的击穿电压。使雪崩击穿现象优选发生在即使在产生雪崩电流也会使使该电流分散和平稳流动的单元区中。由此，能避免局部电流集中和伴随发生的击穿，并因此能提高雪崩电阻，即使半导体器件损坏的雪崩电流量。

公开(公告)号：CN108695390A

公开(公告)日：2018-10-23

申请号：CN201810284461.4

申请日：2018-04-02

申请人： 瑞萨电子株式会社

发明人： 安孙子雄哉 ,  山口夏生 ,  江口聪司

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 在具有超级结结构的垂直功率MOSFET中，即使n型柱状物区域和p型柱状物区域的纵横比增加来改变p型柱状物区域的杂质浓度，也可以确保功率MOSFET的耐压。P型半导体区域PR1形成在与p型柱状物区域PC1相邻的n型柱状物NC1的侧面上。在该配置中，p型半导体区域PR1从n型柱状物区域NC1的上端部开始形成深度，该深度是从n型柱状物区域NC1的侧面的上端部至下端部的高度的大约一半。这使得包括p型半导体区域PR1和p型柱状物区域PC1的整个p型柱状物区域的侧面倾斜。