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公开(公告)号：CN110098258A
公开(公告)日：2019-08-06
申请号：CN201910087496.3
申请日：2019-01-29
申请人： 瑞萨电子株式会社
IPC分类号： H01L29/786 , H01L29/06 , H01L21/336
摘要： 本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。
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公开(公告)号：CN105789308A
公开(公告)日：2016-07-20
申请号：CN201510977440.7
申请日：2015-12-23
申请人： 瑞萨电子株式会社
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 本发明涉及半导体器件及其制造方法。在包括周期性布置p型柱和n型柱的超结结构的半导体器件中，形成半导体元件的单元区中的p型柱区的深度制造得比围绕单元区的中间区中的p型柱区的深度浅。由此，单元区的击穿电压低于中间区的击穿电压。使雪崩击穿现象优选发生在即使在产生雪崩电流也会使使该电流分散和平稳流动的单元区中。由此，能避免局部电流集中和伴随发生的击穿，并因此能提高雪崩电阻，即使半导体器件损坏的雪崩电流量。
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公开(公告)号：CN110098258B
公开(公告)日：2024-10-01
申请号：CN201910087496.3
申请日：2019-01-29
申请人： 瑞萨电子株式会社
IPC分类号： H01L29/786 , H01L29/06 , H01L21/336
摘要： 本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。
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公开(公告)号：CN110010687B
公开(公告)日：2024-01-05
申请号：CN201811654142.4
申请日：2018-12-26
申请人： 瑞萨电子株式会社
摘要： 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。
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公开(公告)号：CN108695390B
公开(公告)日：2023-08-25
申请号：CN201810284461.4
申请日：2018-04-02
申请人： 瑞萨电子株式会社
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 在具有超级结结构的垂直功率MOSFET中，即使n型柱状物区域和p型柱状物区域的纵横比增加来改变p型柱状物区域的杂质浓度，也可以确保功率MOSFET的耐压。P型半导体区域PR1形成在与p型柱状物区域PC1相邻的n型柱状物NC1的侧面上。在该配置中，p型半导体区域PR1从n型柱状物区域NC1的上端部开始形成深度，该深度是从n型柱状物区域NC1的侧面的上端部至下端部的高度的大约一半。这使得包括p型半导体区域PR1和p型柱状物区域PC1的整个p型柱状物区域的侧面倾斜。
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公开(公告)号：CN107808861A
公开(公告)日：2018-03-16
申请号：CN201710682932.2
申请日：2017-08-11
申请人： 瑞萨电子株式会社
CPC分类号： H01L29/7802 , H01L21/2205 , H01L21/2251 , H01L21/2253 , H01L29/0634 , H01L29/0878 , H01L29/0886 , H01L29/66712 , H01L29/7811 , H01L29/8611 , H01L23/481 , H01L24/64
摘要： 本发明涉及半导体装置以及制造半导体装置的方法。本发明提高了半导体装置的特性。具有其中p型柱区域和n型柱区域周期性地布置的超结结构的半导体装置被配置如下。每个n型柱区域都具有包括位于沟槽之间的n型外延层的垂直部以及部署在沟槽的侧面上的锥形嵌入式n型外延膜。每个p型柱区域都包括部署在沟槽内的嵌入式p型外延膜。因而锥形嵌入式n型外延膜被设置在其中将要部署p型柱区域的沟槽的侧壁上，由此允许p型柱区域具有倒梯形形状，从而带来p型柱区域中的p型杂质的浓度变化的裕度增加。导通电阻能够通过n型杂质(例如，As)的横向扩散来降低。
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公开(公告)号：CN117525150A
公开(公告)日：2024-02-06
申请号：CN202311759387.4
申请日：2018-12-26
申请人： 瑞萨电子株式会社
摘要： 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。
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公开(公告)号：CN103915500B
公开(公告)日：2018-10-12
申请号：CN201410006795.7
申请日：2014-01-07
申请人： 瑞萨电子株式会社
摘要： 本发明涉及一种垂直功率MOSFET。当形成由嵌入外延法形成超结时，为了防止由于嵌入外延层中浓度波动造成的击穿电压降低，在沟槽形成蚀刻中通常执行调整干法蚀刻的圆锥角以形成倾斜柱。然而，根据本发明人的检查，已经明确，这样的方法使得设计越来越难以应对更高的击穿电压。在本发明中，在具有通过嵌入外延法形成的超结的垂直功率MOSFET中，使构成超结的每个衬底外延柱区中的中间衬底外延柱区中的浓度比衬底外延柱区内其他区的浓度高。
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公开(公告)号：CN102074581B
公开(公告)日：2015-08-12
申请号：CN201010551468.1
申请日：2010-11-19
申请人： 瑞萨电子株式会社
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336 , H01L21/28
CPC分类号： H01L29/7811 , H01L27/088 , H01L29/0615 , H01L29/0619 , H01L29/063 , H01L29/0634 , H01L29/0638 , H01L29/0696 , H01L29/1095 , H01L29/402 , H01L29/41741 , H01L29/41766 , H01L29/6634 , H01L29/66727 , H01L29/7395 , H01L29/7396
摘要： 本发明涉及半导体器件以及用于制造半导体器件的方法。提出了一种半导体器件解决超级结结构的以下问题：由于在体元件区域(有源区)中相对高的浓度，在周边区(周边区域或者结端部区域)中，通过传统的结边缘终端结构或者resurf结构难以实现等于或高于元件区域中的击穿电压。该半导体器件包括具有通过沟槽填充技术形成于元件区域中的超级结结构的功率MOSFET。此外，具有与元件区域的各边平行的取向的超级结结构被设置在元件区域周围的漂移区中。
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公开(公告)号：CN103915500A
公开(公告)日：2014-07-09
申请号：CN201410006795.7
申请日：2014-01-07
申请人： 瑞萨电子株式会社
CPC分类号： H01L29/0619 , H01L29/0626 , H01L29/0634 , H01L29/0696 , H01L29/0878 , H01L29/0886 , H01L29/402 , H01L29/41741 , H01L29/41766 , H01L29/66727 , H01L29/7802 , H01L29/7811
摘要： 本发明涉及一种垂直功率MOSFET。当形成由嵌入外延法形成超结时，为了防止由于嵌入外延层中浓度波动造成的击穿电压降低，在沟槽形成蚀刻中通常执行调整干法蚀刻的圆锥角以形成倾斜柱。然而，根据本发明人的检查，已经明确，这样的方法使得设计越来越难以应对更高的击穿电压。在本发明中，在具有通过嵌入外延法形成的超结的垂直功率MOSFET中，使构成超结的每个衬底外延柱区中的中间衬底外延柱区中的浓度比衬底外延柱区内其他区的浓度高。
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